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公开(公告)号：WO0109902A8
公开(公告)日：2001-04-19
申请号：PCT/DE0002381
申请日：2000-07-20
Applicant: INFINEON TECHNOLOGIES AG , KERN THOMAS , GRAF VON SCHWERIN ANDREAS
Inventor： KERN THOMAS , GRAF VON SCHWERIN ANDREAS
CPC classification number: G11C29/88 , G06F11/004 , G11C16/10 , G11C16/3454 , G11C16/3459
Abstract: Disclosed is a method in which information saved in the course of writing to a memory (9) is compared with the write information used in the writing procedure. If a discrepancy is detected, the previously used write information is inverted, the inversion is registered and the inverted information is rewritten to the memory unit (9) for the purpose of correcting memory errors which can occur in the course of programming or writing to a memory (1).
Abstract translation: 用于在编程期间校正可能发生的存储器错误或写入到存储器（1）存储在存储单元（9）的信息写入操作的结果与那些在写入操作写入的信息使用进行了比较和反转先前在检测偏差中使用的写入信息 反转指出和存储器单元（9）与所述反转写信息再次描述。
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公开(公告)号：DE102020133802B4
公开(公告)日：2022-12-29
申请号：DE102020133802
申请日：2020-12-16
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , BHASKARAN JAYACHANDRAN , GÖSSEL MICHAEL
IPC: G11C15/00
Abstract: Verfahren zum Zugriff auf einen Speicher, wobei der Speicher ein Assoziativspeicher ist und eine Vielzahl von Datenwörtern aufweist, deren jedes n Speicherzellen aufweist,- bei dem ein Codewort eines k-aus-n-Codes in dem Speicher gesucht wird, wobei für mindestens eines der Datenwörter anhand des Codeworts ein Trefferkriterium bestimmt wird,- bei dem das Trefferkriterium für jedes der mehreren Datenwörter in Bezug auf mindestens ein anderes Datenwort bestimmt wird.
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公开(公告)号：DE102014215252B4
公开(公告)日：2022-10-20
申请号：DE102014215252
申请日：2014-08-01
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GÖSSEL MICHAEL , BADACK CHRISTIAN
Abstract: Schaltungsanordnung SK für eine Fehlerkorrektur zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v'=v'1,...,v'n, das sich aus Bitfehlern eines n-stelligen Codeworts v = v1,...,vneines binären BCH-Codes C über dem Galois-Feld GF(2m) ergeben hat, wobei m ≥ 4 ist, wobei der Code C einen Codeabstand von wenigstens d ≥ 7 aufweist, wobei der BCH-Code C eine H-Matrix H aufweist, so dass m erste Zeilen der H-Matrix eine Untermatrix H1bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H3bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H5bilden mitH1=(h11,…,h1n),H3=(h31,…,h3n) und H5=(h51,…,h5n),wobeih11=αj1,…,h1n=αjn,h31=α3(j1),…,h3n=α3(jn),h51=α5(j1),…,h5n=α5(jn)gilt, α ein Element des Galois-Felds GF(2m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor ist und der jeweilige Exponent j von αjmodulo 2m- 1 zu interpretieren ist und n ≤ 2m- 1 gilt, welche Folgendes aufweist:einen Syndromgenerator Synd, der dafür ausgelegt ist, ein Fehlersyndrom s zu bestimmen, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s1bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s3bilden und weitere m Komponenten von s ein drittes Untersyndrom s5bilden, wobeis1=H1⋅v',s3=H3⋅v' und s5=H5⋅v'gelten, mehrere Unterschaltungen, wobei für jedes Bit vi', das einer möglichen Fehlerkorrektur des n-stelligen Binärworts v'=v'1,...,v'nunterzogen wird, eine Unterschaltung SKiexistiert, die so ausgelegt ist, dass sie anhand von Zwischenwerten Zw0, Zw1, Zw2, Zw3, die für alle der möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, einen Korrekturwert Δvinach der folgenden BeziehungΔvi=z1i∨z2i∨…∨zmi¯bildet, wobei(z1i,z2i,…,zmi)=Zw3⋅α3ji+Zw2⋅α2ji+Zw1⋅αji+Zw0gilt und die Zwischenwerte Zw0,Zw1,Zw2,Zw3abhängig von den Untersyndromen s1, s3, s5bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt:zi=(z1i,z2i,…,zmi)=(0,0,…,0),wenn ein Fehler an der Bitposition i aufgetreten ist, undzi=(z1i,z2i,…,zmi)≠(0,0,…,0),wenn kein Fehler an der Bitposition i aufgetreten ist,wobei für das Bestimmen der Zwischenwerte Zw0,Zw1,Zw2und Zw3jeweils eine Unterschaltung SZw0, SZw1, SZw2und SZw3existiert, die so konfiguriert ist, dass sie die gleichen Zwischenwerte Zw0,Zw1,Zw2und Zw3anhand der Untersyndrome s1, s3, s5für jede der möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition bereitstellt, undeine kombinatorische Schaltung Vkn, die dafür ausgelegt ist, Bits v'idie einer möglichen Fehlerkorrektur unterzogen werden, komponentenweise mit entsprechenden von der Unterschaltung SKibereitgestellten Korrekturwerten Δvizu möglicherweise korrigierten Bitsvicorzu kombinieren.
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公开(公告)号：DE102021109391B3
公开(公告)日：2022-08-25
申请号：DE102021109391
申请日：2021-04-14
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , KLOCKMANN ALEXANDER , RABENALT THOMAS , GÖSSEL MICHAEL
Abstract: Es wird eine Lösung zur Erkennung eines Multibytefehlers in einem Codewort eines verkürzten Fehlercodes vorgeschlagen, wobei der verkürzte Fehlercode ein τ Byte-korrigierender Fehlercode ist, Bytes des Codeworts des verkürzten Fehlercodes einen ersten Bereich bestimmen und der nicht korrigierbare Multibytefehler erkannt wird, sofern mindestens eine der folgenden Bedingungen erfüllt ist: (a) mindestens ein Fehlerpositionssignal liegt nicht in dem ersten Bereich; (b) mindestens ein Fehlerpositionssignal zeigt mindestens einen Fehler aber weniger als τ Fehler in dem ersten Bereich an und es liegt kein 1-Bytefehler bis (τ- 1)-Bytefehler vor.
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公开(公告)号：DE102015121727B4
公开(公告)日：2021-10-07
申请号：DE102015121727
申请日：2015-12-14
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GOESSEL MICHAEL , HOFMANN KARL
Abstract: Ein Verfahren zum Auffrischen eines nicht-flüchtigen Speichers, der Speicherzellen aufweist, das Verfahren umfassend:Identifizieren einer oder mehrerer der Speicherzellen, die einem Datenaufrechterhaltungstest nicht genügen;erneutes Abbilden der einen oder mehreren identifizierten Speicherzellen von ursprünglichen Speicheradressen auf Ersatzspeicheradressen;Auffrischen der einen oder mehreren identifizierten Speicherzellen;Wiederabbilden der einen oder mehreren identifizierten Speicherzellen von den Ersatzadressen zurück auf die ursprünglichen Adressen;wobei das erneute Abbilden der einen oder mehreren identifizierten Speicherzellen von den Ersatzadressen auf die ursprünglichen Adressen durchgeführt wird, nachdem der nichtflüchtige Speicher aufgehört hat, bei einer Temperatur zu sein, die größer ist als eine vorbestimmte Temperatur.
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Patent Agency Ranking6.发明专利
公开(公告)号：DE102020106169A1
公开(公告)日：2021-09-09
申请号：DE102020106169
申请日：2020-03-06
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , STRENZ ROBERT
IPC: G11C16/26
Abstract: Es wird ein Verfahren zum Lesen einer Mehrzahl von Speicherzellen, in welchen ein mittels eines Fehlererkennungs- und/oder Fehlerkorrekturcodes gesichertes Datenwort gespeichert ist, bereitgestellt. Das Verfahren kann aufweisen, für jede der Speicherzellen, Vergleichen eines Zustandswerts der Speicherzelle oder eines von einem Zustandswert der Speicherzelle abgeleiteten Werts mit mehreren Vergleich-Zustandswerten, wobei jede der Speicherzellen mit denselben Vergleich-Zustandswerten verglichen wird, Bilden einer Mehrzahl von gelesenen Datenwörtern, wobei für jeden der Vergleich-Zustandswerte eines der gelesenen Datenwörter gebildet wird, und Anwenden des Fehlererkennungs- und/oder Fehlerkorrekturcodes zur Fehlererkennung auf eine Mehrzahl der gelesenen Datenwörter.
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公开(公告)号：DE102017102475B4
公开(公告)日：2021-09-02
申请号：DE102017102475
申请日：2017-02-08
Applicant: INFINEON TECHNOLOGIES AG
Inventor： CURATOLO GIACOMO , KERN THOMAS
Abstract: Schaltung, die Folgendes umfasst:ein Speicherelement (110, 210, 310), das zwischen zwei Versorgungsschienen gekoppelt ist und dazwischen eine volle Spannung aufweist; undeine Detektionseinheit (120, 220, 320), die mit dem Speicherelement (110, 210, 310) gekoppelt ist und konfiguriert ist, eine im Wesentlichen konstante Vorspannung des Speicherelements (110, 210, 310) aufrechtzuerhalten, während sie gleichzeitig den Stromfluss durch das Speicherelement (110, 210, 310) detektiert.
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公开(公告)号：DE102020100541A1
公开(公告)日：2021-07-15
申请号：DE102020100541
申请日：2020-01-13
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GÖSSEL MICHAEL
Abstract: Verfahren zum Bestimmen eines resultierenden Datenworts beim Zugriff auf Speicherzellen eines Speichers umfassend die Schritte: (a) Lesen einer Menge von Speicherzellen; (b) wobei aus der gelesenen Menge von Speicherzellen ein erstes Datenwort und ein zweites Datenwort bestimmt wird, wobei jeder Speicherzelle eine Komponente des ersten Datenwort und die entsprechende Komponente des zweiten Datenworts zugeordnet ist; (c) wobei das erste Datenwort und das zweite Datenwort für die jeweilige Speicherzelle einen ersten Wert annimmt, wenn ein erster Vergleich mit einem ersten Referenzwert und ein zweiter Vergleich mit einem zweiten Referenzwert ergeben, dass die beiden Referenzwerte größer sind und einen zweiten Wert annimmt, wenn der erste Vergleich mit dem ersten Referenzwert und der zweite Vergleich mit dem zweiten Referenzwert ergeben, dass die beiden Referenzwerte kleiner sind; (d) wobei das erste Datenwort und das zweite Datenwort für die jeweilige Speicherzelle mindestens einen dritten Wert annehmen, wenn die Bedingungen gemäß Merkmal (c) nicht erfüllt ist; und (e) Bestimmen des resultierenden Datenworts basierend auf dem ersten Datenwort oder basierend auf dem zweiten Datenwort. Weiterhin wird eine entsprechende Vorrichtung vorgeschlagen.
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公开(公告)号：DE102018132503A1
公开(公告)日：2020-06-18
申请号：DE102018132503
申请日：2018-12-17
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GÖSSEL MICHAEL
IPC: G11C7/06
Abstract: Es wird ein Verfahren zur Detektion eines Codeworts vorgeschlagen, wobei das Codewort ein Codewort eines von mindestens zwei Codes ist, bei dem je n Zustände aus Speicherzellen eines Speichers gelesen werden, bei dem die n Zustände in einer Zeitdomäne bestimmt werden für jeden der mindestens zwei Codes, bei dem zusätzlich n Zustände aus weiteren Speicherzellen gelesen werden und hieraus mindestens ein Referenzwert bestimmt wird und bei dem anhand des mindestens einen Referenzwerts bestimmt wird, welcher der mindestens zwei Codes der richtige Code ist. Weiterhin wird eine entsprechende Vorrichtung angegeben.
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公开(公告)号：DE102017125617B4
公开(公告)日：2020-06-18
申请号：DE102017125617
申请日：2017-11-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , BADACK CHRISTIAN , GÖSSEL MICHAEL
Abstract: Schaltungsanordnung zur Bestimmung von mindestens zwei Bytefehlerpositionssignalen- zur Identifikation mindestens eines Bytefehlers in einer Binärfolge, die mehrere Bytes umfasst,- wobei die Binärfolge im fehlerfreien Fall ein Codewort eines Fehlercodes ist,- wobei die Schaltungsanordnung derart eingerichtet ist, dass jedes der mindestens zwei Bytefehlerpositionssignale unter Verwendung von Komponenten eines Fehlersyndroms des Fehlercodes derart bestimmbar ist, dass es anzeigt, ob ein mit dem Bytefehlerpositionssignal assoziiertes Byte der Binärfolge fehlerhaft ist oder nicht,- wobei die mindestens zwei Bytefehlerpositionssignale parallel bestimmt werden,- wobei der Fehlercode- ein t-Bytefehler-korrigierender Code oder- ein t-Bytefehler-korrigierender und (t + 1)-Bytefehler-erkennender Code ist, wobei t ≥ 2 gilt.
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