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    CIRCUIT AND METHOD FOR TESTING EMBEDDED DRAM CIRCUITS THROUGH DIRECT ACCESS MODE
    1.
    发明申请
    CIRCUIT AND METHOD FOR TESTING EMBEDDED DRAM CIRCUITS THROUGH DIRECT ACCESS MODE 审中-公开
    通过直接访问模式测试嵌入式DRAM电路的电路和方法

    公开(公告)号：WO2004025663A3

    公开(公告)日：2004-04-29

    申请号：PCT/EP0310134

    申请日：2003-09-11

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOEHLER THOMAS

    IPC: G11C29/14 ,  G11C29/48 ,  G11C29/00

    CPC classification number: G11C29/48 ,  G11C29/14 ,  G11C29/72 ,  G11C29/814

    Abstract: A circuit and method for testing an eDRAM through a test controller with direct access (DA) mode logic is provided. The circuit and method of the present invention allows the testing of eDRAMs with a conventional memory tester. The present invention provides a semiconductor device including an embedded dynamic random access memory (eDRAM) for storing data, the eDRAM including a plurality of memory cells; and a test controller for testing the plurality of memory cells to determine if the cells are defective, the test controller including built-in self-test (BIST) logic circuitry for performing tests and for interfacing to a logic tester; and direct access mode logic circuitry for interfacing the eDRAM with an external memory tester. The test controller further comprises a multiplexer for multiplexing data, commands, and addresses from the BIST logic circuitry and the direct access mode logic circuitry to the eDRAM.

    Abstract translation: 提供了通过具有直接访问（DA）模式逻辑的测试控制器测试eDRAM的电路和方法。 本发明的电路和方法允许用常规的记忆测试仪测试eDRAM。 本发明提供一种包括用于存储数据的嵌入式动态随机存取存储器（eDRAM）的半导体器件，所述eDRAM包括多个存储器单元; 以及用于测试所述多个存储器单元以确定所述单元是否有缺陷的测试控制器，所述测试控制器包括用于执行测试和用于与逻辑测试仪接口的内置自测试（BIST）逻辑电路; 以及用于将eDRAM与外部存储器测试器接口的直接访问模式逻辑电路。 测试控制器还包括多路复用器，用于将数据，命令和地址从BIST逻辑电路和直接访问模式逻辑电路复用到eDRAM。

    3.
    发明专利
    未知

    公开(公告)号：DE60318069D1

    公开(公告)日：2008-01-24

    申请号：DE60318069

    申请日：2003-09-11

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOEHLER THOMAS

    IPC: G11C29/00 ,  G11C29/14 ,  G11C29/48

    Abstract: A circuit and method for testing an eDRAM through a test controller with direct access (DA) mode logic is provided. The circuit and method of the present invention allows the testing of eDRAMs with a conventional memory tester. The present invention provides a semiconductor device including an embedded dynamic random access memory (eDRAM) for storing data, the eDram including a plurality of memory cells, and a test controller for testing the plurality of memory cells to determine if the cells are defective, the test controller including built-in self-test (BIST) logic circuitry for performing tests and for interfacing to a logic tester, and direct access mode logic circuitry for interfacing the eDRAM with an external memory tester. The test controller further comprises a multiplexer for multiplexing data, commands, and addresses from the BIST logic circuitry and the direct access mode logic circuitry to the eDRAM.

    Testvorrichtung und Verfahren zum Testen eines eingebetteten Speicherkerns sowie zugehöriger Halbleiterchip
    4.
    发明专利
    Testvorrichtung und Verfahren zum Testen eines eingebetteten Speicherkerns sowie zugehöriger Halbleiterchip 未知

    公开(公告)号：DE102004023407B4

    公开(公告)日：2013-10-10

    申请号：DE102004023407

    申请日：2004-05-12

    Applicant: INFINEON TECHNOLOGIES AG ,  IBM

    Inventor： BOEHLER THOMAS ,  DASAPPA JAIRAM VASUDEV

    IPC: G11C29/12 ,  G11C7/24 ,  G11C29/00 ,  G11C29/56 ,  H04B1/74

    Abstract: Testvorrichtung zum Testen eines eingebetteten Speicherkerns (100) auf einem Halbleiterchip mit einer integrierten Selbsttest-Schaltung (102) mit: einer Vorrichtung (142) zum Simulieren eines integrierten Selbsttests mit einer Steuerschnittstelle zum Initialisieren und Takten der integrierten Selbsttest-Schaltung auf dem Halbleiterchip; einem Adressengenerator (144) zum Generieren einer ersten Adressensequenz, die mit einer zweiten Adressensequenz übereinstimmt, die von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100) generiert wird, wobei der Adressengenerator (144) Taktungsinformationen von der Vorrichtung (142) zum Simulieren des integrierten Selbsttests zum Synchronisieren der ersten Adressensequenz mit der zweiten Adressensequenz empfängt; und Dateneingabeknoten (138) zum Empfangen von Datenausgangsbussignalen von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100), wobei die Datenausgangsbussignale anzeigen, ob einzelne Speicherzellen den integrierten Selbsttest nicht bestanden haben, und wobei die Testvorrichtung dazu ausgebildet ist, einen bestimmten Speicherzellenfehler mit einer entsprechenden Adresse zu korrelieren, die von dem Adressengenerator (144) generiert wird.

    Vorrichtung und Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher
    9.
    发明专利
    Vorrichtung und Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher 未知

    公开(公告)号：DE10250875B4

    公开(公告)日：2014-09-25

    申请号：DE10250875

    申请日：2002-10-31

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOEHLER THOMAS ,  LEHMANN GUNTHER

    IPC: G11C29/24 ,  G11C29/38 ,  H01L21/8242

    Abstract: Verfahren zum Konfigurieren einer Speichervorrichtung mit den Schritten: a) Sequenzielles Erhalten von jeweiligen Bitfehler-Informationen für jeweils N Gruppen einer vorbestimmten Anzahl K von Speicherstellen innerhalb der Speichervorrichtung (91), wobei K einen Kompressionsfaktor repräsentiert; b) Komprimieren der Bitfehler-Informationen der jeweiligen K Speicherstellen zum Erzeugen einer zu der jeweiligen Gruppe zugehörigen komprimierten Bitfehler-Information (91); c) Austauschen der Gruppen von Speicherstellen durch zugehörige Gruppen von redundanten Speicherschaltungen auf der Grundlage der komprimierten Bitfehler-Information (93); und d) Wiederholen der Schritte a) bis c) bis die Speichervorrichtung konfiguriert ist.

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