公开(公告)号：DE102019009217A1

公开(公告)日：2021-04-29

申请号：DE102019009217

申请日：2019-10-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MELZNER HANNO ,  DANKERL MARKUS ,  IRSIGLER PETER ,  SCHMIDT SEBASTIAN ,  SCHULZE HANS-JOACHIM

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40 ,  H01L29/739

Abstract: Ein Transistorbauelement wird beschrieben. Das Transistorbauelement umfasst: einen Halbleiterkörper (100); mehrere Zellengebiete (1), die jeweils mehrere Transistorzellen (10) aufweisen, die wenigstens teilweise in dem Halbleiterkörper (100) integriert sind und die jeweils eine jeweilige Gateelektrode (16) aufweisen; ein Gatepad (31), das oberhalb einer ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist; und mehrere Gaterunner (2), wobei jeder Gaterunner (2) eine Kapazität, einen Widerstand und eine Laufzeitverzögerung hat, wobei die Laufzeitverzögerung durch Einstellen wenigstens eines von der Kapazität und dem Widerstand einstellbar ist, wobei jeder Gaterunner (2) der mehreren Gaterunner (2) die Gateelektroden (16) eines der mehreren Zellengebiete (1) an das Gatepad (31) koppelt.

公开(公告)号：DE102019128071B3

公开(公告)日：2021-02-04

申请号：DE102019128071

申请日：2019-10-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MELZNER HANNO ,  DANKERL MARKUS ,  IRSIGLER PETER ,  SCHMIDT SEBASTIAN ,  SCHULZE HANS-JOACHIM

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40 ,  H01L29/739

Abstract: Ein Transistorbauelement wird beschrieben. Das Transistorbauelement umfasst: einen Halbleiterkörper (100); mehreren Zellengebiete (1), die jeweils mehrere Transistorzellen (10) aufweisen, die wenigstens teilweise in dem Halbleiterkörper (100) integriert sind und die jeweils eine jeweilige Gateelektrode (16) aufweisen; mehrere Routingkanäle (6), die jeweils zwischen zwei oder mehr der Zellengebiete (1) angeordnet sind; ein Gatepad (31), das oberhalb einer ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist; und mehrere Gaterunner (2), die jeweils an das Gatepad (31) gekoppelt sind und die jeweils in einem der mehreren Routingkanäle (6) angeordnet sind. Jeder der mehreren Gaterunner (2) ist einem der mehreren Zellengebiete (1) derart zugeordnet, dass die Gateelektroden (16) in jedem der mehreren Zellengebiete (1) an dem zugeordneten Gaterunner (2) angeschlossen sind, und jeder der mehreren Routingkanäle (6) umfasst zwei oder mehr Gaterunner (2), die parallel geführt und zueinander beabstandet sind.