公开(公告)号：DE102006005817B4

公开(公告)日：2014-06-26

申请号：DE102006005817

申请日：2006-02-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SONNEKALB STEFFEN MARC ,  KLUG FRANZ ,  GÖSSEL MICHAEL PROF DR ,  GUAJARDO MERCHAN JORGE DR ING

IPC: G06F11/14 ,  G06F12/16

Abstract: Es wird eine Fehlererkennungsvorrichtung für einen Adressdecoder beschrieben, der eine Eingangsadresse (X) unter Verwendung eines 1-aus-n-Decodierers in eine zugeordnete Ausgangsadresse (Y) aus einer Menge gültiger Ausgangsadressen umwandelt, wobei die Fehlererkennungsvorrichtung (100) folgende Merkmale aufweist: eine Regenerationseinrichtung (110), die ausgebildet ist, um basierend auf der Ausgangsadresse (Y) von dem 1-aus-n-Decodierer eine regenerierte Adresse (X') zu erzeugen, wobei die regenerierte Adresse (X') gleich der Eingangsadresse (X) ist, wenn die Umwandlung der Eingangsadresse (X) in die zugeordnete Ausgangsadresse (Y) fehlerfrei erfolgt und wobei die regenerierte Adresse (X') ungleich der Eingangsadresse (X) ist, wenn die Umwandlung der Eingangsadresse (X) eine Ausgangsadresse (Y) aus der Menge gültiger Ausgangsadressen erzeugt, die ungleich der zugeordneten Ausgangsadresse ist; und eine Vergleichseinrichtung (140), die ausgebildet ist, um die Eingangsadresse (X) und die regenerierte Adresse (X') zu empfangen, und um basierend auf einem Vergleich der Eingangsadresse (X) und der regenerierten Adresse (X') ein Signal (142) auszugeben, das einen Fehler bei der Umwandlung der Eingangsadresse (X) in die Ausgangsadresse (Y) anzeigt, wenn die Eingangsadresse (X) und die regenerierte Adresse (X') nicht übereinstimmen und dass eine fehlerfreie Umwandlung der Eingangsadresse (X) in die Ausgangsadresse (Y) anzeigt, wenn die Eingangsadresse (X) gleich der regenerierten Adresse (X') ist.

公开(公告)号：DE102015113414A1

公开(公告)日：2017-02-16

申请号：DE102015113414

申请日：2015-08-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GÖSSEL MICHAEL PROF DR

IPC: G11C29/52

Abstract: Es wird ein Verfahren vorgeschlagen zum Speichern von Bits in Speicherzellen eines Speichers, bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden, wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden. Weiterhin wird eine entsprechende Vorrichtung angegeben.

公开(公告)号：DE102010006383B4

公开(公告)日：2015-03-26

申请号：DE102010006383

申请日：2010-01-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GÖSSEL MICHAEL PROF DR ,  AUGUSTIN MICHAEL ,  KRAEMER ROLF PROF DR

IPC: G06F11/18 ,  G06F7/76

Abstract: Elektronische Schaltungsanordnung zum Verarbeiten von binären Eingabewerten x ∈ X der Wortbreite n (n > 1), mit: – einer ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), die konfiguriert ist, die binären Eingabewerte x zu einem ersten binären Ausgabewert mit der Wortbreite a1(a1 ≥ 1) zu verarbeiten und am Ausgang der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), welcher mit einer Anzahl A1(A1> 1) binärer Ausgänge gebildet ist, bereitzustellen, wobei gilt: A1 ≥ a1, – einer zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92), die konfiguriert ist, die binären Eingabewerte x zu einem zweiten binären Ausgabewert zu verarbeiten, – einer dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93), die konfiguriert ist, die binären Eingabewerte x zu einem dritten binären Ausgabewert zu verarbeiten, und – einem Mehrheitsvoterelement (34; 49; 64; 76; 84; 94), dessen Eingang zum Empfang des jeweiligen binären Ausgabewertes mit dem Ausgang der ersten, der zweiten und der dritten kombinatorischen Schaltungskomponente (31, 32, 33; 41, 42, 43; 61, 62, 63; 71, 74, 75; 81, 82, 83; 91, 92, 93) verbunden ist und welches konfiguriert ist, in Abhängigkeit von den empfangenen binären Ausgabewerten an seinem Ausgang ein Mehrheitssignal bereitzustellen, wobei die zweite und die dritte kombinatorische Schaltungskomponente (32, 33; 42, 43; 62, 63; 74, 75; 82, 83; 92, 93) den folgenden Merkmalen entsprechend ausgelegt sind: – im fehlerfreien Fall sind für alle binären Eingabewerteder zweite binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) und der dritte binäre Ausgabewert der dritten ...