公开(公告)号：DE102018132740A1

公开(公告)日：2019-07-25

申请号：DE102018132740

申请日：2018-12-18

Applicant: INTEL CORP

Inventor： LANDAU YONI ,  SATYANARAYANA JANARDHAN H ,  BENHAMOU ASSAF ,  BORDOGNA MARK A

IPC: H04L29/02

Abstract: Technologien zum Zeitstempeln von Datenpaketen mit Vorwärtsfehlerkorrektur werden offenbart. Ausrichtmarkierungen können in einen Datenstrom eingefügt werden, um die Synchronisierung am Empfangsende zu unterstützen. Nach der Einfügung der Ausrichtmarkierungen kann ein Rahmenanfangsbegrenzer oder ein anderer Auslöser erkannt werden, der einen Zeitstempel auslöst, der dem Rahmenanfangsbegrenzer oder dem anderen Auslöser entspricht. Die Daten und der Zeitstempel werden zu einer Remote-Rechenvorrichtung gesendet, welche die Daten zeitstempeln kann, bevor die Ausrichtmarkierungen entfernt werden. Mit diesem Ansatz führt die Einfügung der Ausrichtmarkierungen nicht zu einer Abweichung in dem Zeitstempel der sendenden Rechenvorrichtung oder der empfangenden Rechenvorrichtung.

公开(公告)号：WO2012082572A3

公开(公告)日：2012-09-20

申请号：PCT/US2011064306

申请日：2011-12-12

Applicant: INTEL CORP ,  SHOOR EHUD ,  LAZAR DROR ,  BENHAMOU ASSAF

Inventor： SHOOR EHUD ,  LAZAR DROR ,  BENHAMOU ASSAF

IPC: H04L29/06 ,  H03M9/00

CPC classification number: H03M9/00 ,  H04J3/0608

Abstract: In one embodiment, the present invention includes a de-serializer to receive serial data at a first rate and to output a parallel data frame corresponding to the serial data aligned to a frame alignment boundary in response to a phase control signal received from a feedback loop coupled between the de-serializer and a receiver logic coupled to an output of the de-serializer. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括解串器，用于以第一速率接收串行数据，并响应于从反馈回路接收到的相位控制信号，输出对应于与帧对准边界对准的串行数据的并行数据帧 耦合在解串器和耦合到解串器的输出的接收器逻辑之间。 描述和要求保护其他实施例。

公开(公告)号：DE112017004559T5

公开(公告)日：2019-05-23

申请号：DE112017004559

申请日：2017-09-08

Applicant: INTEL CORP

Inventor： RAN ADEE O ,  BENHAMOU ASSAF ,  LANDAU YONI ,  MEZER AMIR ,  LEVIN ITAMAR ,  MEISLER ALON

IPC: H04L1/00 ,  H03M13/15

Abstract: Es werden Computergeräte und -techniken zur Bereitstellung einer Verbindungspartnerintegritätsberichterstattung beschrieben. In einer Ausführungsform kann eine Vorrichtung beispielsweise mindestens einen Speicher und eine Logik aufweisen, wobei mindestens ein Teil der Logik in Hardware enthalten ist, die mit dem mindestens einen Speicher gekoppelt ist, wobei die Logik dazu dient, mehrere Fehlerzähler zu bestimmen, wobei jeder der mehreren Fehlerzähler einer Anzahl von Fehlern zugeordnet ist, die Anzahl von Fehlern für jede Dateneinheit von mehreren Dateneinheiten, die einem Datenblock zugeordnet sind, zu bestimmen, jeden der mehreren Fehlerzähler entsprechend der Anzahl von Fehlern für jede Dateneinheit der mehreren Dateneinheiten zu inkrementieren, mehrere Fehlerzählwerte für den Datenblock an einen Verbindungspartner bereitzustellen, wobei die mehreren Fehlerzählwerte der Anzahl von Fehlern entsprechen, die in jedem der mehreren Fehlerzähler für den Datenblock akkumuliert sind, und die mehreren Fehlerzähler zurückzusetzen. Andere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE112011104391T5

公开(公告)日：2013-09-19

申请号：DE112011104391

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： SHOOR EHUD ,  LAZAR DROR ,  BENHAMOU ASSAF

IPC: H04L29/06 ,  H03M9/00

Abstract: In einer Ausführungsform weist die vorliegende Erfindung einen Deserialisierer auf, um serielle Daten mit einer ersten Rate zu empfangen und einen parallelen Datenrahmen, der den seriellen Daten entspricht, der an einer Rahmenausrichtungsgrenze ausgerichtet ist, als Reaktion auf ein Phasensteuersignal auszugeben, das von einer Feedback-Schleife empfangen wird, die zwischen dem Deserialisierer und einer Empfängerlogik gekoppelt ist, die an einen Ausgang des Deserialisierers gekoppelt ist. Andere Ausführungsformen sind beschrieben und werden beansprucht.

公开(公告)号：DE112011104391B4

公开(公告)日：2021-05-06

申请号：DE112011104391

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： SHOOR EHUD ,  LAZAR DROR ,  BENHAMOU ASSAF

IPC: H04L7/02 ,  H03M9/00

Abstract: Vorrichtung, die Folgendes umfasst:- einen Deserialisierer, der eingerichtet ist, serielle Daten mit einer ersten Rate zu empfangen und einen parallelen Datenrahmen auszugeben, der den seriellen Daten entspricht und eine Bitbreite von N aufweist; und- eine Empfängerlogik, die an den Deserialisierer gekoppelt ist, um den parallelen Datenrahmen von dem Deserialisierer zu empfangen, wobei die Empfängerlogik eingerichtet ist, ein Phasensteuersignal an den Deserialisierer rückzukoppeln, dadurch gekennzeichnet, dass der Deserialisierer eingerichtet ist, den parallelen Datenrahmen ausgerichtet an einer Rahmenausrichtungsgrenze als Reaktion auf das Phasensteuersignal auszugeben.