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1.发明申请
公开(公告)号：WO2012082572A3
公开(公告)日：2012-09-20
申请号：PCT/US2011064306
申请日：2011-12-12
Applicant: INTEL CORP , SHOOR EHUD , LAZAR DROR , BENHAMOU ASSAF
Inventor： SHOOR EHUD , LAZAR DROR , BENHAMOU ASSAF
CPC classification number: H03M9/00 , H04J3/0608
Abstract: In one embodiment, the present invention includes a de-serializer to receive serial data at a first rate and to output a parallel data frame corresponding to the serial data aligned to a frame alignment boundary in response to a phase control signal received from a feedback loop coupled between the de-serializer and a receiver logic coupled to an output of the de-serializer. Other embodiments are described and claimed.
Abstract translation: 在一个实施例中，本发明包括解串器，用于以第一速率接收串行数据，并响应于从反馈回路接收到的相位控制信号，输出对应于与帧对准边界对准的串行数据的并行数据帧 耦合在解串器和耦合到解串器的输出的接收器逻辑之间。 描述和要求保护其他实施例。
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公开(公告)号：DE112011104391B4
公开(公告)日：2021-05-06
申请号：DE112011104391
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： SHOOR EHUD , LAZAR DROR , BENHAMOU ASSAF
Abstract: Vorrichtung, die Folgendes umfasst:- einen Deserialisierer, der eingerichtet ist, serielle Daten mit einer ersten Rate zu empfangen und einen parallelen Datenrahmen auszugeben, der den seriellen Daten entspricht und eine Bitbreite von N aufweist; und- eine Empfängerlogik, die an den Deserialisierer gekoppelt ist, um den parallelen Datenrahmen von dem Deserialisierer zu empfangen, wobei die Empfängerlogik eingerichtet ist, ein Phasensteuersignal an den Deserialisierer rückzukoppeln, dadurch gekennzeichnet, dass der Deserialisierer eingerichtet ist, den parallelen Datenrahmen ausgerichtet an einer Rahmenausrichtungsgrenze als Reaktion auf das Phasensteuersignal auszugeben.
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公开(公告)号：DE102020130173A1
公开(公告)日：2021-07-01
申请号：DE102020130173
申请日：2020-11-16
Applicant: INTEL CORP
Inventor： ELZINGA MARK , PARK YOUNGMIN , BICHAN MICHAEL , ALTMANN MICHAEL W , FAMILIA NOAM , LEVIN VADIM , LAZAR DROR
IPC: G06F1/04
Abstract: Beschrieben ist eine Vorrichtung, die eine erste Schaltung, eine zweite Schaltung, eine erste Kondensatoranordnung und eine zweite Kondensatoranordnung aufweist. Die erste Schaltung kann einen Oszillator aufweisen. Die erste Kondensatoranordnung kann einen Satz erster Kondensatoren zum Abstimmen des Oszillators aufweisen. Die zweite Kondensatoranordnung kann einen zweiten Kondensator zum Abstimmen des Oszillators aufweisen. Eine Kapazität des zweiten Kondensators kann größer als eine durchschnittliche Kapazität der ersten Kondensatoren sein. Die zweite Schaltung kann zum synchronen Aktivieren des zweiten Kondensators und Deaktivieren einer Zahl N der ersten Kondensatoren und zum synchronen Deaktivieren des zweiten Kondensators und Aktivieren der N ersten Kondensatoren, basierend auf einer vorbestimmten Sequenz, betreibbar sein.
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公开(公告)号：DE112011104391T5
公开(公告)日：2013-09-19
申请号：DE112011104391
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： SHOOR EHUD , LAZAR DROR , BENHAMOU ASSAF
Abstract: In einer Ausführungsform weist die vorliegende Erfindung einen Deserialisierer auf, um serielle Daten mit einer ersten Rate zu empfangen und einen parallelen Datenrahmen, der den seriellen Daten entspricht, der an einer Rahmenausrichtungsgrenze ausgerichtet ist, als Reaktion auf ein Phasensteuersignal auszugeben, das von einer Feedback-Schleife empfangen wird, die zwischen dem Deserialisierer und einer Empfängerlogik gekoppelt ist, die an einen Ausgang des Deserialisierers gekoppelt ist. Andere Ausführungsformen sind beschrieben und werden beansprucht.
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