公开(公告)号：WO2017058408A3

公开(公告)日：2017-05-26

申请号：PCT/US2016048438

申请日：2016-08-24

Applicant: INTEL CORP

Inventor： CHHABRA SIDDHARTHA ,  BHATTACHARYYA BINATA ,  MAKARAM RAGHUNANDAN ,  MORRIS BRIAN S

IPC: G06F12/14

CPC classification number: G06F12/1408 ,  G06F12/0802 ,  G06F12/1466 ,  G06F2212/1052 ,  G06F2212/402 ,  G06F2212/60 ,  H04L9/0637 ,  H04L9/30 ,  H04L9/3242

Abstract: A server, processing device and/or processor includes a processing core and a memory controller, operatively coupled to the processing core, to access data in an off-chip memory. A memory encryption engine (MEE) may be operatively coupled to the memory controller and the off-chip memory. The MEE may store non-MEE metadata bits within a modified version line corresponding to ones of a plurality of data lines stored in a protected region of the offchip memory, compute an embedded message authentication code (eMAC) using the modified version line, and detect an attempt to modify one of the non-MEE metadata bits by using the eMAC within a MEE tree walk to authenticate access to the plurality of data lines. The non-MEE metadata bits may store coherence bits that track changes to a cache line in a remote socket, poison bits that track error containment within the data lines, and possibly other metadata bits.

Abstract translation: 服务器，处理设备和/或处理器包括处理核心和存储器控制器，其可操作地耦合到处理核心以访问片外存储器中的数据。 存储器加密引擎（MEE）可以可操作地耦合到存储器控制器和片外存储器。 MEE可以将非MEE元数据比特存储在与存储在片外存储器的受保护区域中的多个数据线中的一些相对应的修改版本行中，使用修改后的版本线来计算嵌入的消息认证码（eMAC），并且检测 尝试通过使用MEE树内的eMAC来修改非MEE元数据位中的一个，步行来认证对多条数据线的访问。 非MEE元数据比特可以存储跟踪对远程套接字中的高速缓存线的改变的相干比特，跟踪数据线内的错误遏制的有毒比特以及可能的其他元数据比特。

公开(公告)号：DE102020117756A1

公开(公告)日：2021-02-11

申请号：DE102020117756

申请日：2020-07-06

Applicant: INTEL CORP

Inventor： BHATTACHARYYA BINATA ,  DIEFENBAUGH PAUL S

IPC: G06F9/50 ,  G06F1/32 ,  G06F12/02

Abstract: Verschiedene Ausführungsformen betreffen im Allgemeinen Techniken für Speicherzugriff durch einen Computer (201) in einem Zustand reduzierter Leistung, beispielsweise bei Videowiedergabe oder im verbundenen Standby-Modus. Einige Ausführungsformen betreffen insbesondere ein Deaktivieren eines oder mehrerer Speicherkanäle (240-1, 240-2, ..., 240-n, 340-1, 340-2) während eines Zustands reduzierter Leistung durch Zuordnen von Speichernutzungen während des Zustands reduzierter Leistung zu einem von einer Mehrzahl von Speicherkanälen (240-1, 240-2, ..., 240-n, 340-1, 340-2). In einer Ausführungsform können zum Beispiel ein oder mehrere Energiesparmodus-Blöcke (216, 316) in einem Satz von Funktionsblöcken (214, 314) eines Computers (201) identifiziert werden. In einigen solchen Ausführungsformenkann der Computer (201) einen Prozessor (202), einen Speicher (206) und erste (240-1, 340-1) und zweite (240-2, 340-2) Speicherkanäle zum kommunikativen Koppeln des Prozessors (202) mit dem zweiten Speicher umfassen. In vielen Ausführungsformen kann Nutzung des einen oder der mehreren Energiesparmodus-Blöcke (216, 316) im Satz von Funktionsblöcken (214, 314) einem ersten Adressbereich (349-1) zugeordnet sein, der mit dem ersten Speicherkanal (240-1, 340-1) assoziiert ist.