公开(公告)号：JP2017083879A

公开(公告)日：2017-05-18

申请号：JP2017001149

申请日：2017-01-06

Applicant: インテル・コーポレーション ,  Intel Corp

Inventor： SHAY GUERON ,  WAJDI K FEGHALI ,  VINODH GOPAL ,  MAKARAM RAGHUNANDAN ,  MARTIN G DIXON ,  SRINIVAS CHENNUPATY ,  MICHAEL E KOUNAVIS

IPC: G09C1/00

CPC classification number: H04L9/0631 ,  G06F3/0623 ,  G06F3/0665 ,  G06F3/0689 ,  G06F9/30007 ,  G06F9/30036 ,  G06F9/30047 ,  G06F9/30145 ,  G06F9/30178 ,  G06F9/3802 ,  G06F9/3818 ,  G06F9/3887 ,  G06F9/3895 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1408 ,  G06F21/602 ,  G06F2212/1052 ,  G06F2212/402 ,  G06F2212/452 ,  G06F2212/454 ,  G06F2212/602 ,  G11C7/1072 ,  H04L9/0816 ,  H04L9/0861 ,  H04L2209/12 ,  H04L2209/24

Abstract: 【課題】汎用プロセッサ用の柔軟なAES命令セットを提供する。【解決手段】命令セットは、AES暗号化または復号化用に「1ラウンド」パスを行う命令を含み、さらに、鍵生成を行う命令を含む。128/192/256ビット鍵用の鍵生成の鍵サイズおよびラウンド数を示すのに、直近のフィールドまたは別個の命令が利用できる。柔軟なAES命令セットは、ラウンド鍵を格納する暗黙のレジスタを利用するかしないか設定できる。暗黙のレジスタを利用しない場合、暗黙のレジスタをトラッキングする必要がないので、パイプライン能力の最大限の発揮が可能である。【選択図】図1

公开(公告)号：JP2017117443A

公开(公告)日：2017-06-29

申请号：JP2016225173

申请日：2016-11-18

Applicant: インテル コーポレイション ,  Intel Corp ,  インテル コーポレイション

Inventor： ROBERT C SWANSON ,  THEODROS YIGZAW ,  ESWARAMOORTHI NALLUSAMY ,  MAKARAM RAGHUNANDAN ,  ZIMMER VINCENT J

IPC: G06F11/07 ,  G06F21/12

CPC classification number: G06F11/263 ,  G06F1/24 ,  G06F11/073 ,  G06F11/0793 ,  G06F11/1016 ,  G06F21/53 ,  G06F2221/034

Abstract: 【課題】安全エンクレーヴ(SE)を使ってクラウド可用性およびシリコン隔離を高める。【解決手段】SEがアプリケーションを実行中502、シリコン・エラーが発生すると504、SEプラットフォーム・シリコン・ハンドラーが呼び出される506。SEプラットフォーム・シリコン・ハンドラーは、セキュリティ・クリーンアップを実行し508、次いで、ファームウェアまたはオペレーティング・システムがイベントを処理することを許容する場合は510、プラットフォーム・レベル割り込みをアサートし512、関連する割り込み処理作業を実行させ514、ファームウェアまたはオペレーティング・システムがイベントを処理することを許容しない場合は、破棄されるSEによって維持されているデータが、破棄されない別のSEに通信され516、SE作業は停止され、アプリケーションが破棄される518。【選択図】図5

公开(公告)号：JP2014041382A

公开(公告)日：2014-03-06

申请号：JP2013222466

申请日：2013-10-25

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SHAY GUERON ,  WAJDI K FEGHALI ,  VINODH GOPAL ,  MAKARAM RAGHUNANDAN ,  MARTIN G DIXON ,  SRINIVAS CHENNUPATY ,  MICHAEL E KOUNAVIS

IPC: G09C1/00

CPC classification number: H04L9/0631 ,  G06F3/0623 ,  G06F3/0665 ,  G06F3/0689 ,  G06F9/30007 ,  G06F9/30036 ,  G06F9/30047 ,  G06F9/30145 ,  G06F9/30178 ,  G06F9/3802 ,  G06F9/3818 ,  G06F9/3887 ,  G06F9/3895 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1408 ,  G06F21/602 ,  G06F2212/1052 ,  G06F2212/402 ,  G06F2212/452 ,  G06F2212/454 ,  G06F2212/602 ,  G11C7/1072 ,  H04L9/0816 ,  H04L9/0861 ,  H04L2209/12 ,  H04L2209/24

Abstract: PROBLEM TO BE SOLVED: To provide a flexible AES instruction set for a general purpose processor.SOLUTION: The instruction set includes instructions to perform a "one round" pass for AES encryption or decryption and also includes instructions to perform key generation. An immediate field or separate instructions may be used to indicate a round number and a key size for key generation for 128/192/256 bit keys. The flexible AES instruction set can set whether implicit registers to store round keys are utilized and, when the implicit registers are not used, enables full use of pipelining capabilities because it does not require tracking of the implicit registers.

Abstract translation: 要解决的问题：为通用处理器提供灵活的AES指令集。解决方案：指令集包括执行AES加密或解密的“一轮”通过的指令，还包括执行密钥生成的指令。 直接字段或单独的指令可用于指示128/192/256位键的密钥生成的循环数和密钥大小。 灵活的AES指令集可以设置是否使用隐式寄存器来存储循环密钥，并且当不使用隐式寄存器时，可以充分利用流水线功能，因为它不需要跟踪隐式寄存器。

公开(公告)号：JP2013057946A

公开(公告)日：2013-03-28

申请号：JP2012226077

申请日：2012-10-11

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SHAY GUERON ,  WAJDI K FEGHALI ,  VINODH GOPAL ,  MAKARAM RAGHUNANDAN ,  MARTIN G DIXON ,  SRINIVAS CHENNUPATY ,  MICHAEL E KOUNAVIS

IPC: G09C1/00

CPC classification number: H04L9/0631 ,  G06F3/0623 ,  G06F3/0665 ,  G06F3/0689 ,  G06F9/30007 ,  G06F9/30036 ,  G06F9/30047 ,  G06F9/30145 ,  G06F9/30178 ,  G06F9/3802 ,  G06F9/3818 ,  G06F9/3887 ,  G06F9/3895 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1408 ,  G06F21/602 ,  G06F2212/1052 ,  G06F2212/402 ,  G06F2212/452 ,  G06F2212/454 ,  G06F2212/602 ,  G11C7/1072 ,  H04L9/0816 ,  H04L9/0861 ,  H04L2209/12 ,  H04L2209/24

Abstract: PROBLEM TO BE SOLVED: To provide a flexible AES instruction set for a general purpose processor.SOLUTION: An AES instruction set includes instructions to perform a "one round" pass for AES encryption or decryption and also includes instructions to perform key generation. An immediate may be used to indicate round number and key size for key generation for 128/192/256 bit keys. The flexible AES instruction set enables full use of pipelining capabilities because it does not require tracking of implicit registers.

Abstract translation: 要解决的问题：为通用处理器提供灵活的AES指令集。 解决方案：AES指令集包括执行AES加密或解密的“一轮”通路的指令，还包括执行密钥生成的指令。 立即可以用于指示128/192/256位键的密钥生成的循环数和密钥大小。 灵活的AES指令集可以充分利用流水线功能，因为它不需要跟踪隐式寄存器。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：WO2017058408A3

公开(公告)日：2017-05-26

申请号：PCT/US2016048438

申请日：2016-08-24

Applicant: INTEL CORP

Inventor： CHHABRA SIDDHARTHA ,  BHATTACHARYYA BINATA ,  MAKARAM RAGHUNANDAN ,  MORRIS BRIAN S

IPC: G06F12/14

CPC classification number: G06F12/1408 ,  G06F12/0802 ,  G06F12/1466 ,  G06F2212/1052 ,  G06F2212/402 ,  G06F2212/60 ,  H04L9/0637 ,  H04L9/30 ,  H04L9/3242

Abstract: A server, processing device and/or processor includes a processing core and a memory controller, operatively coupled to the processing core, to access data in an off-chip memory. A memory encryption engine (MEE) may be operatively coupled to the memory controller and the off-chip memory. The MEE may store non-MEE metadata bits within a modified version line corresponding to ones of a plurality of data lines stored in a protected region of the offchip memory, compute an embedded message authentication code (eMAC) using the modified version line, and detect an attempt to modify one of the non-MEE metadata bits by using the eMAC within a MEE tree walk to authenticate access to the plurality of data lines. The non-MEE metadata bits may store coherence bits that track changes to a cache line in a remote socket, poison bits that track error containment within the data lines, and possibly other metadata bits.

Abstract translation: 服务器，处理设备和/或处理器包括处理核心和存储器控制器，其可操作地耦合到处理核心以访问片外存储器中的数据。 存储器加密引擎（MEE）可以可操作地耦合到存储器控制器和片外存储器。 MEE可以将非MEE元数据比特存储在与存储在片外存储器的受保护区域中的多个数据线中的一些相对应的修改版本行中，使用修改后的版本线来计算嵌入的消息认证码（eMAC），并且检测 尝试通过使用MEE树内的eMAC来修改非MEE元数据位中的一个，步行来认证对多条数据线的访问。 非MEE元数据比特可以存储跟踪对远程套接字中的高速缓存线的改变的相干比特，跟踪数据线内的错误遏制的有毒比特以及可能的其他元数据比特。

公开(公告)号：DE102019128261A1

公开(公告)日：2020-06-18

申请号：DE102019128261

申请日：2019-10-21

Applicant: INTEL CORP

Inventor： HARRIMAN DAVID J ,  SCHOINAS IOANNIS T ,  SOOD KAPIL ,  MAKARAM RAGHUNANDAN ,  CHEN YU-YUAN

IPC: G06F13/38

Abstract: Es werden erste Daten gespeichert. Eine Anforderung für die ersten Daten wird von einer Kommunikationsvorrichtung über eine Verbindungsstrecke empfangen, die mit einer Kommunikationsvorrichtung aufgebaut ist. Eine Zugriffssteuermaschine mit einer Schaltungsanordnung soll den Zugriff auf die ersten Daten für die Kommunikationsvorrichtung auf der Basis eines Authentifizierungszustandes der Kommunikationsvorrichtung und eines Schutzzustandes der Verbindungsstrecke steuern.

公开(公告)号：DE102022101490A1

公开(公告)日：2022-09-29

申请号：DE102022101490

申请日：2022-01-24

Applicant: INTEL CORP

Inventor： ABRAHAM VINIT MATHEW ,  MAKARAM RAGHUNANDAN ,  YAP KIRK S ,  GADEY SIVA PRASAD ,  KAR TANMOY

IPC: H04L9/08

Abstract: Es werden Techniken zur Echtzeitaktualisierung von Verschlüsselungsschlüsseln offenbart. Bei der veranschaulichenden Ausführungsform wird eine verschlüsselte Verbindung zwischen einem lokalen und einem fernen Prozessor über eine Punkt-zu-Punkt-Zwischenverbindung hergestellt. Die verschlüsselte Verbindung wird für einige Zeit betrieben, bis der Verschlüsselungsschlüssel aktualisiert werden sollte. Der lokale Prozessor sendet eine Schlüsselaktualisierungsnachricht an den fernen Prozessor, die den fernen Prozessor über die Änderung benachrichtigt. Der ferne Prozessor bereitet die Änderung vor und sendet eine Schlüsselaktualisierungsbestätigungsnachricht an den lokalen Prozessor. Der lokale Prozessor sendet dann eine Schlüsselumschaltnachricht an den fernen Prozessor. Der lokale Prozessor pausiert die Übertragung der verschlüsselten Nachricht, während der ferne Prozessor die Verwendung der verschlüsselten Nachricht abschließt. Nach einer Pause setzt der lokale Prozessor das Senden verschlüsselter Nachrichten mit dem aktualisierten Verschlüsselungsschlüssel fort.

公开(公告)号：DE102018203482A1

公开(公告)日：2018-09-20

申请号：DE102018203482

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： MAKARAM RAGHUNANDAN ,  INNIS ERIC ,  LU TING

IPC: G06F21/52

Abstract: Die vorliegende Offenbarung stellt vertrauliche Verifikation für FPGA-Code bereit. Vertrauliche Verifikation für FPGA-Code kann enthalten: Empfangen der Richtlinie von einer Cloud-Dienstanbieter(CSP - Cloud Service Provider)-Rechenvorrichtung, wobei die Richtlinie mehrere Richtlinienanforderungen umfasst, die verwendet werden, um festzustellen, ob das FPGA mithilfe des Codes konfiguriert werden soll, Empfangen des Codes und des Codeverschlüsselungsschlüssels von der Nutzerrechenvorrichtung, Feststellen, ob der Code die mehreren Richtlinienanforderungen erfüllt, und wenn der Code die mehreren Richtlinienanforderungen erfüllt, Verschlüsseln und Integritätsschützen des Codes mithilfe des Codeverschlüsselungsschlüssels und Bereitstellen des verschlüsselten und integritätsgeschützten Codes an einen Beschleunigerlader zum Konfigurieren des FPGAs mithilfe des Codes.

公开(公告)号：DE102020134250A1

公开(公告)日：2022-01-20

申请号：DE102020134250

申请日：2020-12-18

Applicant: INTEL CORP

Inventor： YAP KIRK S ,  MAKARAM RAGHUNANDAN

IPC: H04L9/00

Abstract: Bei einer Ausführungsform weist eine Vorrichtung auf: einen Integritätsschaltkreis zum Empfangen von Daten und zum Erzeugen eines Schutzcodes mindestens teilweise aufgrund der Daten; einen kryptographischen Schaltkreis, der mit dem Integritätsschaltkreis verbunden ist, um die Daten in verschlüsselte Daten zu verschlüsseln und um den Schutzcode in einen verschlüsselten Schutzcode zu verschlüsseln; einen Nachrichtenauthentifizierungscodeschaltkreis (MAC-Schaltkreis), der mit dem kryptographischen Schaltkreis verbunden ist, um mithilfe von Kopfzeileninformationen, der verschlüsselten Daten und des verschlüsselten Schutzcodes einen MAC zu berechnen, der einen Tag umfasst; und einen Ausgabeschaltkreis zum Senden der Kopfzeileninformationen, der verschlüsselten Daten und des Tags über eine Verbindung zu einem Empfänger. Weitere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE102019128205A1

公开(公告)日：2020-06-18

申请号：DE102019128205

申请日：2019-10-18

Applicant: INTEL CORP

Inventor： SOOD KAPIL ,  SCHOINAS IOANNIS T ,  CHEN YU-YUAN ,  MAKARAM RAGHUNANDAN ,  HARRIMAN DAVID J ,  PATEL BAIJU ,  PEREZ RONALD ,  HOEKSTRA MATTHEW E ,  LAL RESHMA

IPC: G06F21/71

Abstract: In einer Ausführungsform umfasst eine Einrichtung einen Prozessor zum: Empfangen einer Anforderung zum Konfigurieren einer sicheren Ausführungsumgebung für eine erste Nutzlast; Konfigurieren einer ersten Gruppe sicherer Ausführungsenklaven zur Ausführung der ersten Nutzlast, wobei die erste Gruppe sicherer Ausführungsenklaven auf einer ersten Gruppe von Verarbeitungsbetriebsmitteln konfiguriert wird, wobei die erste Gruppe von Verarbeitungsbetriebsmitteln eine oder mehrere zentrale Verarbeitungseinheiten und einen oder mehrere Beschleuniger umfasst; Konfigurieren einer ersten Gruppe sicherer Datenpfade zur Kommunikation unter der ersten Gruppe sicherer Ausführungsenklaven während der Ausführung der ersten Nutzlast, wobei die erste Gruppe sicherer Datenpfade über eine erste Gruppe von Zusammenschaltungsbetriebsmitteln konfiguriert wird; Konfigurieren der sicheren Ausführungsumgebung für die erste Nutzlast, wobei die sichere Ausführungsumgebung die erste Gruppe sicherer Ausführungsenklaven und die erste Gruppe sicherer Datenpfade umfasst.