公开(公告)号：HK1064537A1

公开(公告)日：2005-01-28

申请号：HK04107032

申请日：2004-09-15

Applicant: INTEL CORP

Inventor： ERIC WEHAGE ,  JASMIN AJANOVIC ,  HARRIMAN DAVID J ,  LEE DAVID M ,  BLAISE FANNING ,  BUCK GREMEL ,  KEN CRETA ,  MOORE WAYNE A

IPC: G06F3/00 ,  G06F13/00 ,  G06F13/12 ,  G06F13/14 ,  G06F13/24 ,  H04L1/18 ,  H04L47/30

Abstract: A storage device is provided to maintain a count of flow control credits to be granted to a device in association with transactions over a channel to be implemented on a data link and control logic is provided to communicate, to the device, an indication of an amount of flow control credits for the device in association with a reset of the data link.

公开(公告)号：MY180992A

公开(公告)日：2020-12-15

申请号：MYPI2013000863

申请日：2013-03-13

Applicant: INTEL CORP

Inventor： ROBERT J ROYER JR ,  BLAISE FANNING ,  ENG HUN OOI

Abstract: Apparatus, systems, and methods to manage memory latency operations are described. In one embodiment, an electronic device comprises a processor (110) and a memory control logic to receive data from a remote memory device (140), store the data in a local cache memory, receive an error correction code indicator associated with the data, and implement a data management policy in response to the error correction code indicator. Other embodiments are also disclosed and claimed. (Figure 2)

公开(公告)号：BR112015019392A2

公开(公告)日：2017-07-18

申请号：BR112015019392

申请日：2014-02-26

Applicant: INTEL CORP

Inventor： BLAISE FANNING ,  ENG HUN OOI ,  ROBERT J ROYER JR

IPC: G06F11/10 ,  G06F12/00 ,  G06F13/14

Abstract: resumo patente de invenção: "gerenciamento de latência de memória". a presente invenção refere-se a aparelhos, sistemas, e métodos para gerenciar operações de latência de memória. em uma (1) modalidade, um dispositivo eletrônico compreende um processador e uma lógica de controle de memória para receber os dados a partir de um dispositivo de memória remota, armazenar os dados em uma memória cache local, receber um indicador de código de correção de erro associado aos dados e implantar uma política de gerenciamento de dados em resposta ao indicador de código de correção de erro. outras modalidades também são reveladas e reivindicadas.

公开(公告)号：BR112015019392B1

公开(公告)日：2022-10-11

申请号：BR112015019392

申请日：2014-02-26

Applicant: INTEL CORP

Inventor： ROBERT J ROYER JR ,  BLAISE FANNING ,  ENG HUN OOI

IPC: G06F13/14 ,  G06F11/10 ,  G06F12/00

Abstract: GERENCIAMENTO DE LATÊNCIA DE MEMÓRIA. A presente invenção refere-se a aparelhos, sistemas, e métodos para gerenciar operações de latência de memória. Em uma (1) modalidade, um dispositivo eletrônico compreende um processador e uma lógica de controle de memória para receber os dados a partir de um dispositivo de memória remota, armazenar os dados em uma memória cache local, receber um indicador de código de correção de erro associado aos dados e implantar uma política de gerenciamento de dados em resposta ao indicador de código de correção de erro. Outras modalidades também são reveladas e reivindicadas.

公开(公告)号：GB2510763B

公开(公告)日：2020-05-20

申请号：GB201408844

申请日：2011-12-29

Applicant: INTEL CORP

Inventor： BLAISE FANNING ,  SHEKOUFEH QAWAMI ,  RAYMOND SCOTT TETRICK ,  FRANK T HADY

IPC: G06F12/02 ,  G06F12/08

Abstract: Examples of a multi-level memory with direct access are described. Examples include designating an amount of a non-volatile random access memory (NVRAM) for use as memory for a computer system. Examples also include designating a second amount of the NVRAM to for use as storage for the computing device. Examples also include re-designating at least a first portion of the first amount of NVRAM from use as memory to use as storage.

公开(公告)号：BR112015032519A2

公开(公告)日：2017-07-25

申请号：BR112015032519

申请日：2013-07-26

Applicant: INTEL CORP

Inventor： BLAISE FANNING ,  ENG HUN OOI ,  JEFFREY R WILCOX ,  MICHAEL W WILLIAMS ,  RITESH B TRIVEDI ,  ROBERT J JR ROYER

IPC: G06F13/16

Abstract: em uma modalidade, uma interface de memória pode enviar uma indicação de que uma solicitação está sendo enviada. a indicação pode ser enviada para uma memória não volátil através de um barramento ponto a ponto entre uma interface de memória e a memória não volátil. a interface de memória pode enviar a solicitação para a memória não volátil através do barramento. a solicitação pode incluir um endereço que pode ser usado para identificar uma localização para armazenar ou ler dados. a memória não volátil pode adquirir a solicitação do barramento e processar a solicitação. após processar a solicitação, a memória não volátil pode enviar uma indicação para a interface de memória que indica que a memória não volátil tem uma resposta a enviar para a interface de memória. a interface de memória pode conceder acesso ao barramento para a memória não volátil. após ser concedido acesso ao barramento, a memória não volátil pode enviar a resposta para a interface de memória.

公开(公告)号：BR112014007332A2

公开(公告)日：2017-04-04

申请号：BR112014007332

申请日：2012-09-24

Applicant: INTEL CORP

Inventor： BLAISE FANNING ,  GARY J LAVELLE ,  JOSEPH MURRAY ,  MICHAEL T KLINGLESMITH ,  MIKAL C HUNSAKER ,  MOHAN K NAIR ,  ROBERT P ADLER ,  ROHIT R VERMA ,  SRIDHAR LAKSHMANAMURTHY

IPC: G06F13/14 ,  G06F15/16 ,  H04L45/16

Abstract: resumo patente de invenção: "mensagens de conclusão agregada em uma interface de banda lateral". a presente invenção refere-se a um método para receber uma solicitação em um roteador a partir de um primeiro ponto de extremidade acoplado ao roteador, onde a solicitação é para uma conclusão agregada. por sua vez, o roteador pode responder a solicitação para muitos agentes alvos, receber uma resposta a partir de cada um dos agentes alvos, e consolidar as respostas em uma conclusão agregada. então, o roteador pode enviar a conclusão agregada para um ponto de extremidade. outras modalidades são descritas e reivindicadas.