公开(公告)号：DE102019120922A1

公开(公告)日：2020-03-05

申请号：DE102019120922

申请日：2019-08-02

Applicant: INTEL CORP

Inventor： GIERACH JOHN ,  WALSH DANIEL ,  FEIT JOHN ,  BURKE DEVAN

IPC: G06T1/20 ,  G06T15/00

Abstract: Vorrichtung und Verfahren für einen Multifrequenz-Vertex-Shader. Zum Beispiel umfasst eine Ausführungsform einer Grafikverarbeitungsvorrichtung eine Vielzahl von Vertex-Caches, um mit Grafik-Grundkörpern verbundene Vertexdaten zu speichern; und Grafikausführungsschaltungen, um Vertex-Shader auszuführen, die bei unterschiedlichen Verarbeitungsraten für unterschiedliche Sätze der Vertexdaten betriebsfähig sind, wobei jeder der unterschiedlichen Sätze von Vertexdaten einen damit verbundenen unterschiedlichen Typ von Identifikator aufweist, um die Vertexdaten zu identifizieren.

公开(公告)号：DE102019110027A1

公开(公告)日：2019-11-21

申请号：DE102019110027

申请日：2019-04-16

Applicant: INTEL CORP

Inventor： GIERACH JOHN ,  VENKATESH ABHISHEK ,  SCHLUESSLER TRAVIS T ,  BURKE DEVAN ,  BAR-ON TOMER ,  APODACA MICHAEL

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen richten sich allgemein auf ein kachelbasiertes Rendern für mehrere Auflösungen von Bildern. Eine Ausführungsform einer Einrichtung schließt einen oder mehrere Prozessorkerne; eine Vielzahl von Kachelungs-Bins, wobei die Vielzahl von Kachelungs-Bins eine Bin für jede von einer Vielzahl von Kacheln in einem Bild einschließen; und einen Speicher zum Speichern von Daten zum Rendern eines Bilds in einer oder mehreren von einer Vielzahl von Auflösungen ein. Die Einrichtung soll in dem Speicher eine Speicherung für eine Auflösungseinstellung für jede der Vielzahl von Kachelungs-Bins und eine Speicherung für ein endgültiges Render-Ziel erzeugen, wobei jede Kachel des endgültigen Render-Ziels basierend auf einer jeweiligen Kachelungs-Bin in der Vielzahl von Kachelungs-Bins gerendert wird.

公开(公告)号：DE102018133555A1

公开(公告)日：2019-07-04

申请号：DE102018133555

申请日：2018-12-21

Applicant: INTEL CORP

Inventor： VENKATESH ABHISHEK ,  BLEIWEISS AMIT ,  THOMAS ANIL ,  BURKE DEVAN ,  SRIVASTAVA DHAWAL ,  NURVITADHI ERIKO ,  KESKIN GOKCE ,  ABIDI HUMA ,  MENON JAIKRISHNAN ,  GIERACH JOHN ,  PATEL NISHANT ,  ELIBOL OGUZ ,  APPAJIGOWDA PRUTHVI GOWDA THOREHOSUR ,  BAR-ON TOMER ,  SCHLUESSLER TRAVIS T

IPC: G06T1/40 ,  G06N3/063 ,  G06T1/20

Abstract: Es wird eine Einrichtung zum Unterstützen von Rechenoptimierung offenbart. Die Einrichtung enthält wenigstens einen Prozessor zum Ausführen von Operationen zum Implementieren eines neuronalen Netzes und Rechenlogik zum Beschleunigen von Berechnungen des neuronalen Netzes.