公开(公告)号：PL3637372T3

公开(公告)日：2022-04-04

申请号：PL19207151

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  RAMADOSS MURALI ,  VENKATESH ABHISHEK ,  KENNEDY JONATHAN ,  GRAJEWSKI SŁAWOMIR

IPC: G06T1/20 ,  G06T15/00 ,  G06T3/40 ,  G06T11/40

公开(公告)号：DE102019110027A1

公开(公告)日：2019-11-21

申请号：DE102019110027

申请日：2019-04-16

Applicant: INTEL CORP

Inventor： GIERACH JOHN ,  VENKATESH ABHISHEK ,  SCHLUESSLER TRAVIS T ,  BURKE DEVAN ,  BAR-ON TOMER ,  APODACA MICHAEL

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen richten sich allgemein auf ein kachelbasiertes Rendern für mehrere Auflösungen von Bildern. Eine Ausführungsform einer Einrichtung schließt einen oder mehrere Prozessorkerne; eine Vielzahl von Kachelungs-Bins, wobei die Vielzahl von Kachelungs-Bins eine Bin für jede von einer Vielzahl von Kacheln in einem Bild einschließen; und einen Speicher zum Speichern von Daten zum Rendern eines Bilds in einer oder mehreren von einer Vielzahl von Auflösungen ein. Die Einrichtung soll in dem Speicher eine Speicherung für eine Auflösungseinstellung für jede der Vielzahl von Kachelungs-Bins und eine Speicherung für ein endgültiges Render-Ziel erzeugen, wobei jede Kachel des endgültigen Render-Ziels basierend auf einer jeweiligen Kachelungs-Bin in der Vielzahl von Kachelungs-Bins gerendert wird.

公开(公告)号：DE102018133555A1

公开(公告)日：2019-07-04

申请号：DE102018133555

申请日：2018-12-21

Applicant: INTEL CORP

Inventor： VENKATESH ABHISHEK ,  BLEIWEISS AMIT ,  THOMAS ANIL ,  BURKE DEVAN ,  SRIVASTAVA DHAWAL ,  NURVITADHI ERIKO ,  KESKIN GOKCE ,  ABIDI HUMA ,  MENON JAIKRISHNAN ,  GIERACH JOHN ,  PATEL NISHANT ,  ELIBOL OGUZ ,  APPAJIGOWDA PRUTHVI GOWDA THOREHOSUR ,  BAR-ON TOMER ,  SCHLUESSLER TRAVIS T

IPC: G06T1/40 ,  G06N3/063 ,  G06T1/20

Abstract: Es wird eine Einrichtung zum Unterstützen von Rechenoptimierung offenbart. Die Einrichtung enthält wenigstens einen Prozessor zum Ausführen von Operationen zum Implementieren eines neuronalen Netzes und Rechenlogik zum Beschleunigen von Berechnungen des neuronalen Netzes.

公开(公告)号：ES2907687T3

公开(公告)日：2022-04-26

申请号：ES19207151

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  RAMADOSS MURALI ,  VENKATESH ABHISHEK ,  KENNEDY JONATHAN ,  GRAJEWSKI SLAWOMIR

IPC: G06T15/00 ,  G06T1/20 ,  G06T3/40 ,  G06T11/40

Abstract: Un sistema informático que comprende: una interfaz de datos (902) que incluye uno o más de un controlador de red, un controlador de memoria o un bus, la interfaz de datos (902) para obtener una imagen de salida (801, 901) que comprende una pluralidad de valores de píxel almacenados dentro de una memoria intermedia de imágenes y uno o más objetos gráficos que hay que representar dentro de dicha imagen de salida (801, 901) asociada con una escena tridimensional (3D); un escáner de imagen de salida para recuperar los contenidos de la memoria intermedia de imágenes y emitir valores de píxel a un dispositivo de visualización (903); y un módulo de representación multiplano para generar la imagen de salida para un dispositivo de visualización de usuario (903), incluyendo el módulo de representación multiplano: un representador (912) recibe una pluralidad de objetos gráficos para generar uno o más planos de imagen (601- 604) de datos de objeto, el representador (912): recibe uno de los objetos gráficos que tienen un valor de ubicación a lo largo de un eje z de la escena 3D; determina en cuál de una pluralidad de planos de imagen (601-604) se ubican los objetos gráficos recibidos usando la ubicación de eje z para el objeto gráfico recibido, cada uno de la pluralidad de planos (601-604) posee una correspondiente resolución de imagen; y representa el objeto gráfico recibido en el plano de imagen determinado (601-604) con la resolución de imagen que corresponde al plano de imagen determinado (601-604); un remuestreador (913) eleva planos de imagen de menor resolución (601-604) a una mayor resolución usada por la imagen de salida (801; 901); y un rasterizador (914) combina valores de píxel de cada ubicación en la pluralidad de planos de imagen (601- 604) después de que cada plano de imagen (601-604) se sobremuestrea a la mayor resolución la imagen de salida (801, 901) que contiene los objetos gráficos.

公开(公告)号：DE102020124872A1

公开(公告)日：2021-04-01

申请号：DE102020124872

申请日：2020-09-24

Applicant: INTEL CORP

Inventor： VENKATESH ABHISHEK ,  PANNEER SELVAKUMAR

IPC: G06T15/40 ,  G06T1/20

Abstract: Hier beschriebene Ausführungsformen betreffen allgemein Konservative-Rasterung-Pipeline-Konfigurationen, die es ermöglichen, dass EarlyZ für eine konservative Rasterung aktiviert wird. Eine Ausführungsform eines Verfahrens weist Folgendes auf: Empfangen einer Grundform durch einen konservativen Rastergrafikerzeuger, Erzeugen eines Pixel-Ort-Streams auf der Grundlage der Grundform und von Innere-Abdeckung-Daten für jedes Pixel innerhalb des Pixel-Ort-Streams, wodurch angegeben wird, ob das entsprechende Pixel durch die Grundform vollständig oder teilweise abgedeckt ist, durch den konservativen Rastergrafikerzeuger, für jeden Pixelblock des Pixel-Ort-Streams Initialisieren eines Threads eines Pixel-Shaders durch den konservativen Rastergrafikerzeuger, wobei bewirkt wird, dass EarlyZ für vollständig abgedeckte Pixel bzw. teilweise abgedeckte Pixel ausgeführt wird oder nicht, und Erzeugen eines Streams von Pixelaktualisierungen durch bedingtes Verarbeiten des Pixel-Ort-Streams zur Aufnahme von Pixel-Shading-Eigenschaften durch den Pixel-Shader, wobei für teilweise abgedeckte Pixel ein Tiefenwert berechnet wird und bewirkt wird, dass LateZ ausgeführt wird.

公开(公告)号：DE102020113789A1

公开(公告)日：2020-12-24

申请号：DE102020113789

申请日：2020-05-22

Applicant: INTEL CORP

Inventor： SHARMA SAURABH ,  APODACA MICHAEL ,  NAVALE ADITYA ,  SCHLUESSLER TRAVIS ,  CHIVUKULA VAMSEE VARDHAN ,  VENKATESH ABHISHEK ,  MAIYURAN SUBRAMANIAM

IPC: G06F9/38

Abstract: Eine Vorrichtung, um die asynchrone Ausführung in einer Verarbeitungseinheit zu fördern. Die Vorrichtung enthält einen oder mehrere Prozessoren, um unabhängige Aufgabendurchläufe zu detektieren, die in einer Pipeline der Verarbeitungseinheit außerhalb der Reihenfolge ausgeführt werden können, um einen ersten Satz von Verarbeitungsaufgaben zu planen, die in einem ersten Satz von Verarbeitungselementen in der Verarbeitungseinheit auszuführen sind, und um einen zweiten Satz von Aufgaben zu planen, die in einem zweiten Satz von Verarbeitungselementen auszuführen sind, wobei die Ausführung des ersten Satzes von Aufgaben in dem ersten Satz von Verarbeitungselementen gleichzeitig und parallel zur Ausführung des zweiten Satzes von Aufgaben in dem zweiten Satz von Verarbeitungselementen ausgeführt werden soll.