公开(公告)号：DE112016007029T5

公开(公告)日：2019-03-28

申请号：DE112016007029

申请日：2016-07-01

Applicant: INTEL CORP

Inventor： GONZALEZ ALEJANDRO DURAN ,  BLANKENSHIP ROBERT G ,  BERNAT FRANCESC GUIM ,  KUMAR KARTHIK ,  DIMITROV MARTIN P ,  WILLHALM THOMAS

IPC: G06F12/08 ,  G06F12/0811 ,  G06F12/122 ,  G06F12/127 ,  G06F12/128

Abstract: Ein Prozessor enthält einen Verarbeitungskern und eine Caching-Schaltung, die kommunikativ an den Verarbeitungskern gekoppelt ist, umfassend eine Totblockvorhersageeinrichtung (DBP) zur Vorhersage, dass auf eine Cache-Linie in einem Last-Level Cache (LLC) bis zu einer Räumung aus dem LLC nicht zugegriffen wird, wobei in Antwort auf eine Vorhersage, dass auf die Cache-Linie bis zur Räumung nicht zugegriffen wird, die Caching-Schaltung eine Räumungsnachricht an eine Speichersteuerung ausgeben soll, wobei die Räumungsnachricht ein Flag umfasst, das einen DBP-Status der Cache-Linie angibt.

公开(公告)号：DE112016004960T5

公开(公告)日：2018-07-19

申请号：DE112016004960

申请日：2016-09-22

Applicant: INTEL CORP

Inventor： KUMAR KARTHIK ,  DIMITROV MARTIN P

IPC: G06F9/30 ,  G06F12/0862

Abstract: In einer Ausführungsform enthält ein Prozessor einen Kern, der eine Hollogik, um Befehle zu holen, eine Decodierlogik, um einen ersten Prefetch-Befehl des beständigen Speichers zu decodieren und den decodierten ersten Prefetch-Befehl des beständigen Speichers einer Steuerlogik bereitzustellen, aufweist. Die Steuerlogik erlaubt wiederum das Prefetch der durch den ersten Prefetch-Befehl des beständigen Speichers angeforderten Daten und die Speicherung der Daten an einem Ort außerhalb des Prozessors. Es werden andere Ausführungsformen beschrieben und beansprucht.