公开(公告)号：DE102020202583A1

公开(公告)日：2020-10-01

申请号：DE102020202583

申请日：2020-02-28

Applicant: INTEL CORP

Inventor： SMITH NED M ,  WILLHALM THOMAS ,  GANESH BRINDA ,  BERNAT FRANCESC GUIM ,  KUMAR KARTHIK ,  TORRE PETAR ,  CUSTODIO EVAN ,  PRABHAKARAN SURAJ

IPC: G06F9/50

Abstract: Technologien zum Erfüllen von Dienstanforderungen in einer Edge-Architektur umfassen eine Edge-Gateway-Vorrichtung zum Empfangen einer Anforderung von einer Edge-Vorrichtung oder einer Zwischen-Tier-Vorrichtung eines Edge-Netzwerks zum Durchführen einer Funktion eines Dienstes durch eine Entität, die den Dienst hostet. Die Edge-Gateway-Vorrichtung ist zum Identifizieren eines oder mehrerer Eingabedatenelemente zum Erfüllen der Anforderung durch den Dienst und Anfordern des einen oder der mehreren Eingabedatenelemente von einer zum Bereitstellen der Eingabedatenelemente identifizierten Edge-Ressource. Die Edge-Gateway-Vorrichtung ist zum Bereitstellen der Eingabedatenelemente für die mit der Anforderung assoziierte Entität.

公开(公告)号：DE102019130686A1

公开(公告)日：2020-07-02

申请号：DE102019130686

申请日：2019-11-14

Applicant: INTEL CORP

Inventor： VERRALL TIMOTHY ,  SMITH NED ,  WILLHALM THOMAS ,  BERNAT FRANCESC GUIM ,  KUMAR KARTHIK

IPC: G06F1/32

Abstract: Technologien zur Bereitstellung dynamischer Auswahl von Edge- und lokalen Beschleunigerressourcen umfassen eine Vorrichtung mit Schaltkreisen zum Identifizieren einer Funktion einer Anwendung, die zu beschleunigen ist, Bestimmen einer oder mehrerer Eigenschaften der am Rand eines Netzwerks, an dem sich die Vorrichtung befindet, verfügbaren Beschleunigerressource und Bestimmen einer oder mehrerer Eigenschaften einer in der Vorrichtung verfügbaren Beschleunigerressource. Außerdem sollen die Schaltkreise eine Menge von der Funktion zugeordneten Beschleunigungsauswahlfaktoren bestimmen, wobei die Beschleunigungsfaktoren ein oder mehrere bei der Beschleunigung der Funktion zu erfüllende Ziele angeben. Ferner sollen die Schaltkreise als Funktion der einen oder mehreren Eigenschaften der am Rand verfügbaren Beschleunigerressource, der einen oder mehreren Eigenschaften der in der Vorrichtung verfügbaren Beschleunigerressource und der Beschleunigungsauswahlfaktoren eine oder mehrere der Beschleunigerressourcen zur Beschleunigung der Funktion auswählen.

公开(公告)号：DE102022106020A1

公开(公告)日：2022-12-29

申请号：DE102022106020

申请日：2022-03-15

Applicant: INTEL CORP

Inventor： GUIM BERNAT FRANCESC ,  KUMAR KARTHIK ,  SCHMISSEUR MARK A ,  WILLHALM THOMAS ,  CARRANZA MARCOS E

IPC: G06F11/07 ,  G06F12/16

Abstract: Verfahren und Einrichtungen für anwendungsbewusste Speicher-Patrol-Scrubbing-Techniken. Das Verfahren kann auf einem Rechensystem durchgeführt werden, das eine oder mehrere Speichervorrichtungen beinhaltet und mehrere Anwendungen mit assoziierten Prozessen ausführt. Das Computersystem kann in einer Multi-Mandanten-Umgebung implementiert werden, in der virtuelle Instanzen physischer Ressourcen, die durch das System bereitgestellt werden, separaten Mandanten zugewiesen werden, wie etwa durch Virtualisierungsschemen, die virtuelle Maschinen oder Container einsetzen. Dienstgüte(QoS)-Scrubbing-Logik und neuartige Schnittstellen werden bereitgestellt, um zu ermöglichen, dass Speicher-Scrubbing-QoS-Richtlinien auf Mandanten-, Anwendungs- und/oder Prozessebene angewendet werden. Diese QoS-Richtlinien können Speicherbereiche beinhalten, für die spezifische Richtlinien angewendet werden, sowie Bandbreitenzuweisungen zum Durchführen von Scrubbing-Operationen. Ein Mustergenerator ist auch zum Erzeugen von Scrubbing-Mustern basierend auf beobachteten oder vorhergesagten Speicherzugriffsmustern und/oder vordefinierten Mustern bereitgestellt.

公开(公告)号：DE102020133762A1

公开(公告)日：2021-12-23

申请号：DE102020133762

申请日：2020-12-16

Applicant: INTEL CORP

Inventor： GUIM BERNAT FRANCESC ,  KUMAR KARTHIK ,  WILLHALM THOMAS

IPC: G06F1/32

Abstract: Verfahren und Vorrichtungen für Plattform-Umgebungs-Datenverwaltungsschemata für gestufte Architekturen. Eine Plattform umfassend eine oder mehrere CPUs, die mit mehreren Speicherstufen gekoppelt sind, die verschiedene Arten von DIMMs (z.B. DRAM, Hybrid, DCPMM) umfassen, wird von einem Batterie-Subsystem mit Leistung versorgt, die aus einer oder mehreren grünen Energiequellen geerntet wird. Energie-Schwellbedingungen werden detektiert und die zugehörige Speicherrekonfiguration wird durchgeführt. Die Rekonfiguration des Speichers kann das Kopieren von Daten zwischen DIMMs (oder Speicherranks auf den DIMMS in derselben Stufe), das Kopieren von Daten zwischen einem ersten Speichertyp zu einem zweiten Speichertyp auf einem Hybrid-DIMM und das Spülen von verschmutzten Zeilen in einem DIMM in einer ersten Speicher- Stufe, die als Cache für eine zweite Speicher-Stufe verwendet wird, umfassen, ist aber nicht darauf beschränkt. Nach den Daten-Kopier- und Spül-Operationen werden die DIMMs und/oder ihre Speicherbauelemente heruntergefahren und/oder deaktiviert. In einem Aspekt werden maschinelle Lernmodelle, die auf historischen Daten trainiert wurden, eingesetzt, um geerntete Energiepegel zu prognostizieren, die bei der Detektierung von Energieschwellenbedingungen verwendet werden.

公开(公告)号：EP3028170A4

公开(公告)日：2017-03-15

申请号：EP14831945

申请日：2014-09-13

Applicant: INTEL CORP

Inventor： ULIEL TAL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  WILLHALM THOMAS ,  VALENTINE ROBERT

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/30036 ,  G06F9/30032 ,  G06F9/30098 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3016 ,  G06F9/3889

公开(公告)号：DE112016007258T5

公开(公告)日：2019-06-06

申请号：DE112016007258

申请日：2016-09-23

Applicant: INTEL CORP

Inventor： RANGANATHAN NARAYAN ,  WILLHALM THOMAS ,  GUIM BERNAT FRANCESC ,  KUMAR KARTHIK ,  BARRAGAN RIVAS DANIEL

IPC: G06F21/50 ,  G06F12/14 ,  G06F21/70

Abstract: Ein Computersystem weist einen Speicher, einen Prozessor und eine programmierbare Sicherheitseinheit auf. Die programmierbare Sicherheitseinheit ist außerhalb des Speichers und des Prozessors angesiedelt und überwacht Code im Speicher, der vom Prozessor ausgeführt wird, und Daten in dem Speicher, auf den mit dem Code zugegriffen wird.

公开(公告)号：GB2515146B

公开(公告)日：2016-02-17

申请号：GB201404562

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WILLHALM THOMAS

IPC: G06F12/0804 ,  G06F9/46

Abstract: A processor in described having an interface to non-volatile random access memory and logic circuitry. The logic circuitry is to identify cache lines modified by a transaction which views the non-volatile random access memory as the transaction's persistence storage. The logic circuitry is also to identify cache lines modified by a software process other than a transaction that also views said non-volatile random access memory as persistence storage.

公开(公告)号：GB2515146A

公开(公告)日：2014-12-17

申请号：GB201404562

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WILLHALM THOMAS

IPC: G06F12/08 ,  G06F9/46

Abstract: A computer system 300 has a processor 310, which stores data in volatile near random access memory 150B and nonvolatile far random access memory 151B. The volatile memory may by dynamic RAM. The nonvolatile memory may be phase change memory. The data stored in nonvolatile memory is cached in volatile memory. The computer system executes transactions and processes. The processes may be defined with a process start instruction and a process end instruction. When a cache line, which is to be written to nonvolatile memory, is written by a process or transaction, an attribute of the cache line is set. At the end of the transaction or process, the cache lines are written to the non-volatile memory. If a transaction is aborted, then the changes may be rolled back in the cache.

公开(公告)号：DE102021121062A1

公开(公告)日：2022-03-31

申请号：DE102021121062

申请日：2021-08-13

Applicant: INTEL CORP

Inventor： GUIM BERNAT FRANCESC ,  KUMAR KARTHIK ,  WILLHALM THOMAS ,  BACHMUTSKY ALEXANDER

IPC: G06F12/08

Abstract: In einer Ausführungsform beinhaltet eine Vorrichtung: eine Tabelle zum Speichern mehrerer Einträge, wobei jeder Eintrag eine Speicherdomäne eines Systems und einen Kohärenzstatus der Speicherdomäne identifizieren soll; und eine Steuerschaltung, die mit der Tabelle gekoppelt ist. Die Steuerschaltung kann dazu ausgelegt sein, eine Anforderung zum Ändern eines Kohärenzstatus einer ersten Speicherdomäne des Systems zu empfangen und einen ersten Eintrag der Tabelle für die erste Speicherdomäne zum Ändern des Kohärenzstatus zwischen einer kohärenten Speicherdomäne und einer nicht-kohärenten Speicherdomäne in Reaktion auf die Anforderung dynamisch zu aktualisieren. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE102019113049A1

公开(公告)日：2019-12-19

申请号：DE102019113049

申请日：2019-05-17

Applicant: INTEL CORP

Inventor： SCHMISSEUR MARK ,  WILLHALM THOMAS ,  BERNAT FRANCESC GUIM ,  KUMAR KARTHIK ,  GRANIELLO BENJAMIN

IPC: G06F9/315

Abstract: Eine Gruppe von Cache-Linien in Cache kann als Cache-Linien identifiziert werden, die erst in persistenten Speicher auszuräumen sind, wenn alle Cache-Linien-Schreibvorgänge für die Gruppe von Cache-Linien abgeschlossen wurden.