公开(公告)号：JP2014075147A

公开(公告)日：2014-04-24

申请号：JP2013250360

申请日：2013-12-03

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： MAHESH S NATU ,  GANESAN BASKARAN ,  THANUNATHAN RANGARAJAN ,  KUMAR MOHAN J ,  GAUTAM B DOSHI ,  RAJESH S PARTHASARATHY ,  SHAMANNA M DATTA ,  FRANK BINNS ,  RAJESH NAGARAJA MURTHY ,  ROBERT C SWANSON

IPC: G06F9/48

CPC classification number: G06F13/24 ,  G06F9/30101 ,  G06F9/3017 ,  G06F9/30189 ,  G06F9/3851 ,  G06F9/461 ,  G11C7/1072 ,  G11C11/40615

Abstract: PROBLEM TO BE SOLVED: To provide a state storage in a processor for a system management mode.SOLUTION: In one embodiment, the present invention includes a processor that has an on-die storage such as a static random access memory to store an architectural state of one or more threads that are swapped out of architectural state storage of the processor on entry to a system management mode (SMM). In this way communication of this state information to a system management memory can be avoided, reducing latency associated with entry into SMM. Embodiments may also enable the processor to update a status of executing agents that are either in a long instruction flow or in a system management interrupt (SMI) blocked state, in order to provide an indication to agents inside the SMM rendezvous state. Other embodiments are described and claimed.

Abstract translation: 要解决的问题：在处理器中提供用于系统管理模式的状态存储。解决方案：在一个实施例中，本发明包括具有诸如静态随机存取存储器的片上存储器以存储架构状态的处理器 一个或多个线程在进入系统管理模式（SMM）时被交换出处理器的体系结构状态存储。 以这种方式，可以避免该状态信息与系统管理存储器的通信，减少与进入SMM相关联的延迟。 实施例还可以使处理器更新处于长指令流或处于系统管理中断（SMI）阻塞状态中的执行代理的状态，以便向SMM会合状态内的代理提供指示。 描述和要求保护其他实施例。

公开(公告)号：WO2012005938A2

公开(公告)日：2012-01-12

申请号：PCT/US2011041228

申请日：2011-06-21

Applicant: INTEL CORP ,  RANGARAJAN THANUNATHAN ,  GANESAN BASKARAN ,  BHATTACHARAYYA BINATA

Inventor： RANGARAJAN THANUNATHAN ,  GANESAN BASKARAN ,  BHATTACHARAYYA BINATA

IPC: G06F11/07 ,  G06F9/46 ,  G06F12/08

CPC classification number: G06F11/1666 ,  G06F11/1658 ,  G06F11/20 ,  G06F12/0813 ,  G06F12/0846 ,  G06F12/0864

Abstract: A semiconductor chip is described having different instances of cache agent logic circuitry for respective cache slices of a distributed cache. The semiconductor chip further includes hash engine logic circuitry comprising: hash logic circuitry to determine, based on an address, that a particular one of the cache slices is to receive a request having the address, and, a first input to receive notice of a failure event for the particular cache slice. The semiconductor chip also includes first circuitry to assign the address to another cache slice of the cache slices in response to the notice.

Abstract translation: 描述了具有用于分布式高速缓存的各个缓存片段的高速缓存代理逻辑电路的不同实例的半导体芯片。 半导体芯片还包括散列引擎逻辑电路，包括：散列逻辑电路，用于基于地址确定特定的一个高速缓存片段将接收具有该地址的请求，以及第一输入以接收故障通知 特定缓存片段的事件。 半导体芯片还包括响应于通知将地址分配给高速缓存片的另一高速缓存片的第一电路。

公开(公告)号：WO2013006511A2

公开(公告)日：2013-01-10

申请号：PCT/US2012045154

申请日：2012-06-30

Applicant: INTEL CORP ,  GANESAN BASKARAN ,  BURNS JAMES S ,  SUGUMAR SURESH ,  BODAS DEVADATTA V ,  IYENGAR SUNDARAVARATHAN R ,  NELSON FERANAK ,  NAGARAJ DHEEMANTH ,  FENGER RUSSELL J

Inventor： GANESAN BASKARAN ,  BURNS JAMES S ,  SUGUMAR SURESH ,  BODAS DEVADATTA V ,  IYENGAR SUNDARAVARATHAN R ,  NELSON FERANAK ,  NAGARAJ DHEEMANTH ,  FENGER RUSSELL J

CPC classification number: G06F1/324 ,  G06F1/08 ,  Y02D10/126

Abstract: Systems and methods of operating a computing system may involve identifying a plurality of state values, wherein each state value corresponds to a computing thread associated with a processor. An average value can be determined for the plurality of state values, wherein a determination may be made as to whether to grant a frequency boost request based at least in part on the average value.

Abstract translation: 操作计算系统的系统和方法可以涉及识别多个状态值，其中每个状态值对应于与处理器相关联的计算线程。 可以针对多个状态值确定平均值，其中可以至少部分地基于平均值来确定是否授予频率提升请求。

公开(公告)号：BRPI1010234A2

公开(公告)日：2016-03-22

申请号：BRPI1010234

申请日：2010-08-02

Applicant: INTEL CORP

Inventor： GANESAN BASKARAN ,  BINNS FRANK ,  DOSHI GAUTAM B ,  NATU MAHESH S ,  KUMAR MOHAN J ,  MURTHY RAJESH NAGARAJA ,  PARTHASARATHY RAJESH S ,  SWANSON ROBERT C ,  DATTA SHAMMANNA M ,  RANGARAJAN THANUNATHAN

IPC: G06F13/10

公开(公告)号：GB2506286A

公开(公告)日：2014-03-26

申请号：GB201320320

申请日：2011-12-29

Applicant: INTEL CORP

Inventor： BALASUB-RAMANIAN SRIKANTH ,  THOMAS TESSIL ,  SHRIMALI SATISH ,  GANESAN BASKARAN

IPC: G06F1/32

Abstract: In one embodiment, a multi-core processor includes multiple cores and an uncore, where the uncore includes various logic units including a cache memory, a router, and a power control unit (PCU). The PCU can clock gate at least one of the logic units and the cache memory when the multi-core processor is in a low power state to thus reduce dynamic power consumption.

公开(公告)号：DE112012002664B4

公开(公告)日：2018-09-13

申请号：DE112012002664

申请日：2012-06-20

Applicant: INTEL CORP

Inventor： BURNS JAMES S ,  GANESAN BASKARAN ,  FENGER RUSSELL J ,  BODAS DEVADATTA V ,  IYENGAR SUNDARAVARATHAN R ,  NELSON FERANAK ,  POWELL JR JOHN M ,  SUGUMAR SURESH

IPC: G06F1/32 ,  G06F1/26 ,  G06F9/06

Abstract: Vorrichtung, umfassend: ein Prozessor mit einer Vielzahl von Kernen und eine Power Control Unit (PCU), wobei die PCU einen ersten Speicher umfasst, um eine Vielzahl von Leistungszustandsindikatoren zu speichern, von denen jeder anzeigt, ob ein entsprechender Thread einen ersten Leistungszustand angefordert hat, einen zweiten Speicher, um eine Vielzahl von Kern-Energiezustandsindikatoren zu speichern, von denen jeder anzeigt, ob der entsprechende Thread einen ersten Kern-Energiezustand angefordert hat, und eine Vielzahl von Turbo-Modus-Zählern, von denen jeder mit einem Thread verbunden ist, der auf dem Prozessor ausführt, wobei die PCU den Eintritt in einen Turbo-Modus, wobei zumindest ein Core bei einer Betriebsfrequenz arbeitet, die höher ist als eine garantierte Arbeitsfrequenz, basierend auf einem Vergleich eines Werts von zumindest einem der Vielzahl von Turbo-Modus-Zählern mit einem Schwellenwert und Informationen im ersten und zweiten Speicher steuert, wobei die PCU den Turbo-Modus-Zähler für einen ersten Thread aktualisiert, um eine Turbo-Modus-Anforderung anzuzeigen, wenn der Leistungszustandsindikator und der Kern-Energiezustandsindikator für den ersten Thread ein erster Anfangszustand sind.

公开(公告)号：WO2013003159A2

公开(公告)日：2013-01-03

申请号：PCT/US2012043407

申请日：2012-06-20

Applicant: INTEL CORP ,  BURNS JAMES S ,  GANESAN BASKARAN ,  FENGER RUSSELL J ,  BODAS DEVADATTA V ,  IYENGAR SUNDARAVARATHAN R ,  NELSON FERANAK ,  POWELL JOHN M JR ,  SUGUMAR SURESH

Inventor： BURNS JAMES S ,  GANESAN BASKARAN ,  FENGER RUSSELL J ,  BODAS DEVADATTA V ,  IYENGAR SUNDARAVARATHAN R ,  NELSON FERANAK ,  POWELL JOHN M JR ,  SUGUMAR SURESH

CPC classification number: G06F1/3287 ,  G06F1/26 ,  G06F1/329 ,  G06F9/5094 ,  Y02D10/22 ,  Y02D10/24

Abstract: In one embodiment, a processor has multiple cores to execute threads. The processor further includes a power control logic to enable entry into a turbo mode based on a comparison between a threshold and value of a counter that stores a count of core power and performance combinations that identify turbo mode requests of at least one of the threads. In this way, turbo mode may be entered at a utilization level of the processor that provides for high power efficiency. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，处理器具有多个核以执行线程。 处理器还包括功率控制逻辑，用于基于存储核心功率的计数的计数器的阈值和值与识别至少一个线程的turbo模式请求的性能组合之间的比较，使得能够进入turbo模式。 以这种方式，可以在提供高功率效率的处理器的利用水平下输入涡轮模式。 描述并要求保护其他实施例。

公开(公告)号：WO2011025626A9

公开(公告)日：2011-05-26

申请号：PCT/US2010044089

申请日：2010-08-02

Applicant: INTEL CORP ,  NATU MAHESH S ,  GANESAN BASKARAN ,  RANGARAJAN THANUNATHAN ,  KUMAR MOHAN J ,  DOSHI GAUTAM B ,  PARTHASARATHY RAJESH S ,  DATTA SHAMMANNA M ,  BINNS FRANK ,  MURTHY RAJESH NAGARAJA ,  SWANSON ROBERT C

Inventor： NATU MAHESH S ,  GANESAN BASKARAN ,  RANGARAJAN THANUNATHAN ,  KUMAR MOHAN J ,  DOSHI GAUTAM B ,  PARTHASARATHY RAJESH S ,  DATTA SHAMMANNA M ,  BINNS FRANK ,  MURTHY RAJESH NAGARAJA ,  SWANSON ROBERT C

IPC: G06F13/10

CPC classification number: G06F13/24 ,  G06F9/30101 ,  G06F9/3017 ,  G06F9/30189 ,  G06F9/3851 ,  G06F9/461 ,  G11C7/1072 ,  G11C11/40615

Abstract: In one embodiment, the present invention includes a processor that has an on-die storage such as a static random access memory to store an architectural state of one or more threads that are swapped out of architectural state storage of the processor on entry to a system management mode (SMM). In this way communication of this state information to a system management memory can be avoided, reducing latency associated with entry into SMM. Embodiments may also enable the processor to update a status of executing agents that are either in a long instruction flow or in a system management interrupt (SMI) blocked state, in order to provide an indication to agents inside the SMM. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括处理器，该处理器具有诸如静态随机存取存储器的片上存储器，以存储在进入系统时被交换出处理器的架构状态存储器的一个或多个线程的架构状态 管理模式（SMM）。 通过这种方式，可以避免将此状态信息传送到系统管理存储器，从而减少与进入SMM相关的等待时间。 实施例还可以使得处理器能够更新处于长指令流程或处于系统管理中断（SMI）阻塞状态的执行代理的状态，以便向SMM内的代理提供指示。 描述并要求保护其他实施例。

公开(公告)号：WO2011025626A2

公开(公告)日：2011-03-03

申请号：PCT/US2010044089

申请日：2010-08-02

Applicant: INTEL CORP ,  NATU MAHESH S ,  GANESAN BASKARAN ,  RANGARAJAN THANUNATHAN ,  KUMAR MOHAN J ,  DOSHI GAUTAM B ,  PARTHASARATHY RAJESH S ,  DATTA SHAMMANNA M ,  BINNS FRANK ,  MURTHY RAJESH NAGARAJA ,  SWANSON ROBERT C

Inventor： NATU MAHESH S ,  GANESAN BASKARAN ,  RANGARAJAN THANUNATHAN ,  KUMAR MOHAN J ,  DOSHI GAUTAM B ,  PARTHASARATHY RAJESH S ,  DATTA SHAMMANNA M ,  BINNS FRANK ,  MURTHY RAJESH NAGARAJA ,  SWANSON ROBERT C

IPC: G06F13/10

CPC classification number: G06F13/24 ,  G06F9/30101 ,  G06F9/3017 ,  G06F9/30189 ,  G06F9/3851 ,  G06F9/461 ,  G11C7/1072 ,  G11C11/40615

Abstract: In one embodiment, the present invention includes a processor that has an on-die storage such as a static random access memory to store an architectural state of one or more threads that are swapped out of architectural state storage of the processor on entry to a system management mode (SMM). In this way communication of this state information to a system management memory can be avoided, reducing latency associated with entry into SMM. Embodiments may also enable the processor to update a status of executing agents that are either in a long instruction flow or in a system management interrupt (SMI) blocked state, in order to provide an indication to agents inside the SMM. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括具有诸如静态随机存取存储器之类的片上存储器的处理器，用于存储在进入系统时从处理器的架构状态存储器交换的一个或多个线程的架构状态 管理模式（SMM）。 以这种方式，可以避免该状态信息与系统管理存储器的通信，减少与进入SMM相关联的延迟。 实施例还可以使处理器更新处于长指令流或处于系统管理中断（SMI）阻塞状态中的执行代理的状态，以向SMM内的代理提供指示。 描述和要求保护其他实施例。

公开(公告)号：DE112011105298B4

公开(公告)日：2017-06-29

申请号：DE112011105298

申请日：2011-12-29

Applicant: INTEL CORP

Inventor： BALASUB-RAMANIAN SRIKANTH ,  THOMAS TESSIL ,  SHRIMALI SATISH ,  GANESAN BASKARAN

IPC: G06F1/32 ,  G06F1/04 ,  G06F15/80

Abstract: Ein Mehrkern-Prozessor, welcher umfasst: eine Vielzahl an Kernen (110) und einen Uncore aufweist, wobei der Uncore wenigstens einen Cachespeicher, eine Vielzahl von Logikeinheiten, aufweisend einen Router (130), eine Energiesteuereinheit (150) und wenigstens eine weitere Logikeinheit aufweist, wobei die Energiesteuereinheit (150) wenigstens eine der Vielzahl von Logikeinheiten und den wenigstens einen Cachespeicher des Uncore taktsteuern soll, wenn der Mehrkernprozessor in einem Niedrigenergiezustand ist, nachdem eine erste Zeitperiode aufgetreten ist, in der die Vielzahl von Logikeinheiten dauerhaft von Transaktionen geleert war, nach der Transaktionen auf einem ersten Kanal verhindert wurden, und nachdem eine zweite Zeitperiode aufgetreten ist, in der die Vielzahl von Logikeinheiten dauerhaft von Transaktionen geleert war, wobei die Energiesteuereinheit eingehende Transaktionen von einem oder mehreren Kanälen außerhalb des Sockels vor dem Taktsteuern verhindern soll.