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    MEMORY THROUGHPUT INCREASE VIA FINE GRANULARITY OF PRECHARGE MANAGEMENT
    2.
    发明申请
    MEMORY THROUGHPUT INCREASE VIA FINE GRANULARITY OF PRECHARGE MANAGEMENT 审中-公开
    通过预付费管理的精细化，存储器增加

    公开(公告)号：WO2010002685A3

    公开(公告)日：2010-03-25

    申请号：PCT/US2009048589

    申请日：2009-06-25

    Applicant: INTEL CORP ,  BAINS KULJIT S ,  HALBERT JOHN B

    Inventor： BAINS KULJIT S ,  HALBERT JOHN B

    IPC: G06F12/00 ,  G06F12/06 ,  G06F13/14

    CPC classification number: G06F13/161 ,  Y02D10/14

    Abstract: Methods and apparatus to improve throughput in memory devices are described. In one embodiment, memory throughput is increased via fine granularity of precharge management. In an embodiment, three separate precharge timings may be used, e.g., optimized per memory bank, per memory bank group, and/or per a memory device. Other embodiments are also disclosed and claimed.

    Abstract translation: 描述了用于提高存储器设备中的吞吐量的方法和装置。 在一个实施例中，通过预充电管理的细粒度来增加存储器吞吐量。 在一个实施例中，可以使用三个单独的预充电定时，例如每个存储体组和/或每个存储器件优化每个存储体。 还公开并要求保护其他实施例。

    CONFIGURATION FOR POWER REDUCTION IN DRAM
    3.
    发明申请
    CONFIGURATION FOR POWER REDUCTION IN DRAM 审中-公开
    DRAM中功率降低配置

    公开(公告)号：WO2014004104A3

    公开(公告)日：2014-05-30

    申请号：PCT/US2013045739

    申请日：2013-06-13

    Applicant: INTEL CORP ,  SCHAEFER ANDRE ,  HALBERT JOHN B

    Inventor： SCHAEFER ANDRE ,  HALBERT JOHN B

    IPC: G11C11/4074

    CPC classification number: G11C11/4074 ,  G06F1/3275 ,  G11C8/08 ,  G11C8/14 ,  G11C11/4045 ,  G11C11/4085 ,  Y02B60/1228 ,  Y02D10/14

    Abstract: Disclosed embodiments may include an apparatus having a segment wordline enable coupled to logic to selectively disable ones of a number of segment wordline drivers. The logic may partition a page of the apparatus to reduce power consumed through activation of the disabled ones of the number of segment wordlines. Other embodiments may be disclosed.

    Abstract translation: 公开的实施例可以包括具有能够选择性地禁用多个段字线驱动器中的一个的逻辑的段字线的装置。 逻辑可以划分设备的页面，以通过激活段数字段线路中的禁用的一个来减少消耗的功率。 可以公开其他实施例。

    Verfahren und System zur Fehlerbehandlung bei einem Speichergerät
    4.
    发明专利
    Verfahren und System zur Fehlerbehandlung bei einem Speichergerät 未知

    公开(公告)号：DE102010053281B4

    公开(公告)日：2017-02-09

    申请号：DE102010053281

    申请日：2010-12-02

    Applicant: INTEL CORP

    Inventor： BAINS KULJIT S ,  ZIMMERMAN DAVID J ,  BRZEZINSKI DENNIS W ,  WILLIAMS MICHAEL ,  HALBERT JOHN B

    IPC: G06F11/10 ,  G06F9/30

    Abstract: Verfahren zur Fehlerbehandlung in einem Speichergerät, umfassend: – empfangen, von einem Memory-Controller, eines Befehls und eines dem Befehl zugeordneten Paritätssignals, – zu erkennen, ob der empfangene Befehl einen Paritätsfehler aufweist, wobei der empfangene Befehl von einem Chip-Auswahl-(chip select, CS)-signal qualifiziert ist; und – in Antwort auf ein Erkennen eines Paritätsfehlers – den empfangenen Befehl zu ignorieren; – Befehlsbits und Adressbits des empfangenen Befehls in einem Fehlerprotokoll zu speichern; – ein Fehlerstatusbit zu aktivieren; – ein Fehleranzeigesignal zu aktivieren; – zu warten, bis die Ausführung aller eines oder mehrerer derzeitiger Befehle beendet ist, wobei der eine oder die mehreren derzeitigen Befehle vor dem empfangenen Befehl empfangen wurden, und – zu warten, bis eine Active-to-Precharge Befehlsverzögerung abgelaufen ist, bevor alle offenen Seiten geschlossen werden.

    Management command errors in a memory device
    7.
    发明专利
    Management command errors in a memory device 未知

    公开(公告)号：GB2487848A

    公开(公告)日：2012-08-08

    申请号：GB201203788

    申请日：2010-10-26

    Applicant: INTEL CORP

    Inventor： BAINS KULJIT S ,  ZIMMERMAN DAVID J ,  BRZEZINSKI DENNIS ,  WILLIAMS MICHAEL ,  HALBERT JOHN B

    IPC: G06F11/10

    Abstract: A memory controller (110) including logic (112) which is adapted to send a command, and a parity bit signal (14) associated with the command, to a plurality of memory modules (120). The memory controller logic is adapted to detect 610, 615 whether an indication of a parity error of the command is received and, responsive to the detection of such an indication, determine 622 which one of the plurality of memory modules (120) has received the command. Preferably, the memory controller logic (112) is also adapted to wait 620 until all of one or more commands sent to the memory modules (120) has completed execution and to send 625, 630 a pre-charge command and a refresh command to all the memory modules (120).

    Management of command and address errors in a memory device
    8.
    发明专利
    Management of command and address errors in a memory device 未知

    公开(公告)号：GB2476142A

    公开(公告)日：2011-06-15

    申请号：GB201018116

    申请日：2010-10-26

    Applicant: INTEL CORP

    Inventor： BAINS KULJIT S ,  ZIMMERMAN DAVID J ,  BRZEZINSKI DENIS W ,  WILLIAMS MICHAEL ,  HALBERT JOHN B

    IPC: G06F11/10

    Abstract: A memory device 120 provides command/address (C/A) parity support and handles commands and address parity errors and cyclic redundancy check (CRC) errors. Memory module 120 receives control signals 132, address signals 130, and parity signals 140. Memory 120 has error handling logic 124 to determine whether command bits or address bits of the received command has any parity errors. If a parity or CRC error is detected, the received command is ignored, the command bits and address bits of the errant command are stored in the error log bits (230) of mode register 122, and memory 120 asserts an indication signal, e.g. alert signal (340), to memory control hub 110. In response, memory control hub 110 may send a precharge command (625) and a refresh command (630) to all memory modules. Thus, the system does not need to reboot to recover from an errant command. Memory controller 110 may read an error status bit (220) from one or more memory modules to determine which memory module is the source of error. Memory 120 may differentiate between a detected CRC data error and command parity errors by varying the width (number of clock cycles) of the alert signal.

    "> Überwachung des
    9.
    发明专利
    Überwachung des "Row Hammer"-Zustands 未知

    公开(公告)号：DE112013003312T5

    公开(公告)日：2015-05-07

    申请号：DE112013003312

    申请日：2013-06-14

    Applicant: INTEL CORP

    Inventor： GREENFIELD ZVIKA ,  BAINS KULJIT S ,  SCHOENBORN THEODORE Z ,  MOZAK CHRISTOPHER P ,  HALBERT JOHN B

    IPC: G06F13/14 ,  G06F11/30 ,  G06F13/16

    Abstract: Ein System überwacht die Datenzugriff auf bestimmte Speicherreihen, um festzustellen, ob ein Row Hammer-Zustand vorliegt. Das System kann die Speicherreihen, auf die zugegriffen wird, überwachen, um festzustellen, ob die Anzahl der Zugriffe auf irgendeine der Reihen einen Grenzwert übersteigt, der dem Risiko einer Datenschädigung in einer Speicherreihe, welche an die Reihe mit starker Zugriff angrenzt, zugewiesen ist. Basierend auf der Überwachung kann ein Speicher-Controller festlegen, ob die Anzahl der Zugriffe auf eine Reihe den Grenzwert übersteigt, und er kann die Adressinformationen für die Reihe, deren Zugriffswert den Grenzwert erreicht, angeben.

    Konfiguration zur Stromreduzierung im Dram
    10.
    发明专利
    Konfiguration zur Stromreduzierung im Dram 未知

    公开(公告)号：DE112013003294T5

    公开(公告)日：2015-05-07

    申请号：DE112013003294

    申请日：2013-06-13

    Applicant: INTEL CORP

    Inventor： SCHAEFER ANDRE ,  HALBERT JOHN B

    IPC: G11C11/4074

    Abstract: Offenbarte Ausführungsformen können eine Vorrichtung umfassen, die über eine mit der Logik gekoppelte Segment-Wordline-Aktivierung verfügt, um einige aus einer Anzahl von Segment-Wordline-Treibern selektiv zu deaktivieren. Die Logik kann eine Seite der Vorrichtung partitionieren, um den durch die Aktivierung der deaktivierten Segment-Wordlines verbrauchten Strom zu reduzieren. Andere Ausführungsformen können ebenfalls offengelegt werden.

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