公开(公告)号：WO2014004104A3

公开(公告)日：2014-05-30

申请号：PCT/US2013045739

申请日：2013-06-13

Applicant: INTEL CORP ,  SCHAEFER ANDRE ,  HALBERT JOHN B

Inventor： SCHAEFER ANDRE ,  HALBERT JOHN B

IPC: G11C11/4074

CPC classification number: G11C11/4074 ,  G06F1/3275 ,  G11C8/08 ,  G11C8/14 ,  G11C11/4045 ,  G11C11/4085 ,  Y02B60/1228 ,  Y02D10/14

Abstract: Disclosed embodiments may include an apparatus having a segment wordline enable coupled to logic to selectively disable ones of a number of segment wordline drivers. The logic may partition a page of the apparatus to reduce power consumed through activation of the disabled ones of the number of segment wordlines. Other embodiments may be disclosed.

Abstract translation: 公开的实施例可以包括具有能够选择性地禁用多个段字线驱动器中的一个的逻辑的段字线的装置。 逻辑可以划分设备的页面，以通过激活段数字段线路中的禁用的一个来减少消耗的功率。 可以公开其他实施例。

公开(公告)号：WO2012135772A3

公开(公告)日：2013-03-14

申请号：PCT/US2012031705

申请日：2012-03-30

Applicant: INTEL CORP ,  SARASWAT RUCHIR ,  SCHAEFER ANDRE ,  SUPRIYANTO SUPRIYANTO

Inventor： SARASWAT RUCHIR ,  SCHAEFER ANDRE ,  SUPRIYANTO SUPRIYANTO

IPC: G11C5/02 ,  G11C5/14

CPC classification number: G11C5/14 ,  G06F1/3275 ,  G06F1/3287 ,  G11C5/02 ,  H01L23/481 ,  H01L23/5286 ,  H01L25/0657 ,  H01L25/18 ,  H01L2225/06541 ,  H01L2924/0002 ,  Y02D10/14 ,  Y02D10/171 ,  H01L2924/00

Abstract: Multiple dies can be stacked in what are commonly referred to as three-dimensional modules (or "stacks") with interconnections between the dies, resulting in an IC module with increased circuit component capacity. Such structures can result in lower parasitics for charge transport to different components throughout the various different layers. In some embodiments, the present invention provides efficient power distribution approaches for supplying power to components in the different layers. For example, voltage levels for global supply rails may be increased to reduce required current densities for a given power objective.

Abstract translation: 多个管芯可以堆叠在通常称为管芯之间的互连的三维模块（或“堆叠”）中，导致具有增加的电路部件容量的IC模块。 这种结构可以导致电荷传输到各种不同层中不同组分的较低的寄生效应。 在一些实施例中，本发明提供了用于向不同层中的部件供电的有效功率分配方法。 例如，可以增加全球电源轨的电压电平，以减少给定电力目标的所需电流密度。

公开(公告)号：EP2691957A4

公开(公告)日：2015-06-24

申请号：EP12764958

申请日：2012-03-30

Applicant: INTEL CORP

Inventor： SARASWAT RUCHIR ,  SCHAEFER ANDRE ,  SUPRIYANTO SUPRIYANTO

IPC: G11C5/02 ,  G06F1/32 ,  G06F12/06 ,  G06F12/08 ,  G11C5/14 ,  H01L25/065

CPC classification number: G11C5/14 ,  G06F1/3275 ,  G06F1/3287 ,  G11C5/02 ,  H01L23/481 ,  H01L23/5286 ,  H01L25/0657 ,  H01L25/18 ,  H01L2225/06541 ,  H01L2924/0002 ,  Y02D10/14 ,  Y02D10/171 ,  H01L2924/00

Abstract: Multiple dies can be stacked in what are commonly referred to as three-dimensional modules (or "stacks") with interconnections between the dies, resulting in an IC module with increased circuit component capacity. Such structures can result in lower parasitics for charge transport to different components throughout the various different layers. In some embodiments, the present invention provides efficient power distribution approaches for supplying power to components in the different layers. For example, voltage levels for global supply rails may be increased to reduce required current densities for a given power objective.

公开(公告)号：EP3087489A4

公开(公告)日：2017-09-20

申请号：EP13900263

申请日：2013-12-26

Applicant: INTEL CORP

Inventor： LU SHIH-LIEN L ,  SHIAH CHUN ,  RONG BORDOOU ,  SCHAEFER ANDRE

IPC: G06F12/00 ,  G06F13/16 ,  G06F13/38

CPC classification number: G06F3/0613 ,  G06F3/0659 ,  G06F3/0673 ,  G06F9/30101 ,  G06F12/0607 ,  G06F13/385

Abstract: Embodiments including systems, methods, and apparatuses associated with reordering data retrieved from a dynamic random access memory (DRAM). A memory controller may be configured to receive an instruction from a central processing unit (CPU) and, based on the instruction, retrieve a sequential data from a DRAM. The memory controller may then be configured to reorder the sequential data and place the reordered data in one or more locations of a vector register file.

Abstract translation: 包括与重新排序从动态随机存取存储器（DRAM）检索的数据相关联的系统，方法和设备的实施例。 存储器控制器可以被配置为从中央处理单元（CPU）接收指令，并且基于该指令从DRAM中检索顺序数据。 存储器控制器然后可以被配置为对顺序数据重新排序并且将重新排序的数据放置在向量寄存器文件的一个或多个位置中。

公开(公告)号：EP3087604A4

公开(公告)日：2017-09-06

申请号：EP13900035

申请日：2013-12-23

Applicant: INTEL CORP

Inventor： LEE KEVIN J ,  SARASWAT RUCHIR ,  ZILLMANN UWE ,  COWLEY NICHOLAS P ,  SCHAEFER ANDRE ,  JAIN RINKLE ,  DROEGE GUIDO

IPC: H01L27/108

CPC classification number: H01L23/5223 ,  H01L21/4846 ,  H01L21/486 ,  H01L21/4875 ,  H01L21/76898 ,  H01L21/8221 ,  H01L23/481 ,  H01L23/492 ,  H01L23/498 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/49894 ,  H01L25/0657 ,  H01L27/0629 ,  H01L28/90 ,  H01L2225/06544 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Techniques are disclosed for forming a through-body-via (TBV) isolated coaxial capacitor in a semiconductor die. In some embodiments, a cylindrical capacitor provided using the disclosed techniques may include, for example, a conductive TBV surrounded by a dielectric material and an outer conductor plate. The TBV and outer plate can be formed, for example, so as to be self-aligned with one another in a coaxial arrangement, in accordance with some embodiments. The disclosed capacitor may extend through the body of a host die such that its terminals are accessible on the upper and/or lower surfaces thereof. Thus, in some cases, the host die can be electrically connected with another die to provide a die stack or other three-dimensional integrated circuit (3D IC), in accordance with some embodiments. In some instances, the disclosed capacitor can be utilized, for example, to provide integrated capacitance in a switched-capacitor voltage regulator (SCVR).

Abstract translation: 公开了用于在半导体管芯中形成贯穿本体通孔（TBV）的隔离同轴电容器的技术。 在一些实施例中，使用所公开的技术提供的圆柱形电容器可以包括例如由电介质材料和外导体板围绕的导电TBV。 根据一些实施例，TBV和外板可以例如形成为以同轴布置彼此自对准。 所公开的电容器可以延伸穿过主芯片的主体，使得其端子在其上表面和/或下表面可触及。 因此，在一些情况下，根据一些实施例，主芯片可以与另一芯片电连接以提供芯片堆叠或其他三维集成电路（3D IC）。 在一些情况下，所公开的电容器可以用于例如在开关电容器电压调节器（SCVR）中提供集成电容。

公开(公告)号：EP3084767A4

公开(公告)日：2017-07-19

申请号：EP14872245

申请日：2014-11-06

Applicant: INTEL CORP

Inventor： SCHAEFER ANDRE ,  YEH JEN-CHIEH ,  LUO PEI-WEN

IPC: G11C11/4063 ,  G11C5/06 ,  G11C7/10 ,  G11C8/10 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/409 ,  G11C11/4093 ,  G11C11/4096 ,  G11C11/4097

CPC classification number: G11C7/1072 ,  G11C5/063 ,  G11C7/1012 ,  G11C7/106 ,  G11C7/1066 ,  G11C8/10 ,  G11C8/12 ,  G11C11/4063 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4087 ,  G11C11/4093 ,  G11C11/4096 ,  G11C11/4097 ,  G11C2207/005 ,  G11C2207/107 ,  G11C2207/2209 ,  G11C2207/2272 ,  G11C2207/2281

Abstract: Examples are disclosed for accessing a dynamic random access memory (DRAM) array. In some examples, sub-arrays of a DRAM bank may be capable of opening multiple pages responsive to a same column address strobe. In other examples, sub-arrays of a DRAM bank may be arranged such that input/output (IO) bits may be routed in a serialized manner over an IO wire. For these other examples, the IO wire may pass through a DRAM die including the DRAM bank and/or may couple to a memory channel or bus outside of the DRAM die. Other examples are described and claimed.

Abstract translation: 公开了访问动态随机存取存储器（DRAM）阵列的示例。 在一些示例中，DRAM组的子阵列可以能够响应于相同的列地址选通而打开多个页面。 在其他示例中，DRAM排的子阵列可以被布置为使得输入/输出（IO）比特可以通过IO线以串行方式被路由。 对于这些其他示例，IO线可以穿过包括DRAM组的DRAM裸片和/或可以耦合到DRAM裸片外部的存储器通道或总线。 描述并要求保护其他示例。

公开(公告)号：EP2761655A4

公开(公告)日：2015-04-15

申请号：EP11873319

申请日：2011-09-30

Applicant: INTEL CORP

Inventor： DROEGE GUIDO ,  LINKEWITSCH NIKLAS ,  SCHAEFER ANDRE

IPC: H01L25/065 ,  G11C5/06 ,  G11C7/10 ,  H01L23/48

CPC classification number: H01L25/0657 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1057 ,  G11C7/1084 ,  H01L23/481 ,  H01L23/5223 ,  H01L23/642 ,  H01L2223/6622 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06544

公开(公告)号：DE112011105909B4

公开(公告)日：2019-05-16

申请号：DE112011105909

申请日：2011-12-02

Applicant: INTEL CORP

Inventor： VOGT PETE ,  SCHAEFER ANDRE ,  MORROW WARREN ,  HALBERT JOHN ,  KIM JIN ,  SHOEMAKER KENNETH

IPC: H01L27/10 ,  G11C5/06 ,  H01L23/52 ,  H01L27/108

Abstract: Speichergerät (100), umfassend:ein Systemelement (110) für das Speichergerät (100); undein Speicherstapel (120), der mit dem Systemelement (110) gekoppelt ist, wobei der Speicherstapel (120) eine oder mehrere Speicherchiplagenschichten (120) einschließt und jede Speicherchiplagenschicht (120) eine erste Fläche und eine zweite Fläche einschließt, und wobei die zweite Fläche jeder Speicherchiplagenschicht eine Schnittstelle (350) einschließt, um eine Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (129) mit einer Vielzahl von Schnittstellenpins (375) in einer ersten Fläche eines gekoppelten Elementes zu koppeln;wobei die Schnittstelle (350) jeder Speicherchiplagenschicht (120) Kopplungsstrukturen (352) umfasst, die einen Offset einer Schnittstellenverbindung zwischen jedem der Vielzahl von Schnittstellenpins (375) der Speicherchiplagenschicht (120) und einem entsprechenden Schnittstellenpin (375) einer Vielzahl von Schnittstellenpins (375) des gekoppelten Elementes bereitstellen, und wobei die Schnittstellenverbindungen der Vielzahl von Speicherchiplagenschichten (120) einen Signalpfad für jeden einer Vielzahl von Kanälen des Speichergerätes bereitstellt, und wobei die Schnittstelle von jeder Speicherchiplagenschicht (120) einen Treiber (274) umfasst, um einen oder mehrere der Vielzahl von Kanälen des Stapelspeichergeräts (100) anzusteuern.

公开(公告)号：DE112013003294T5

公开(公告)日：2015-05-07

申请号：DE112013003294

申请日：2013-06-13

Applicant: INTEL CORP

Inventor： SCHAEFER ANDRE ,  HALBERT JOHN B

IPC: G11C11/4074

Abstract: Offenbarte Ausführungsformen können eine Vorrichtung umfassen, die über eine mit der Logik gekoppelte Segment-Wordline-Aktivierung verfügt, um einige aus einer Anzahl von Segment-Wordline-Treibern selektiv zu deaktivieren. Die Logik kann eine Seite der Vorrichtung partitionieren, um den durch die Aktivierung der deaktivierten Segment-Wordlines verbrauchten Strom zu reduzieren. Andere Ausführungsformen können ebenfalls offengelegt werden.

公开(公告)号：DE102010046119A1

公开(公告)日：2011-04-14

申请号：DE102010046119

申请日：2010-09-21

Applicant: INTEL CORP

Inventor： SCHAEFER ANDRE

IPC: G11C7/22

Abstract: Ein Verfahren zur Kommunikation über eine bidirektionale Datenverbindung zwischen einem Verarbeitungbeinhaltet eine Taktquelle, um ein Taktsignal zum Antreiben eines Latchens bei dem Speichergerät von Daten zu und/oder von der bidirektionalen Datenverbindung zu generieren. Das Speichergerät stellt das Taktsignal an das Verarbeitungsgerät bereit, um ein Latchen bei dem Verarbeitungsgerät von Daten zu und/oder von der bidirektionalen Datenverbindung anzutreiben.