公开(公告)号：DE112012006946T5

公开(公告)日：2015-06-03

申请号：DE112012006946

申请日：2012-09-27

Applicant: INTEL CORP

Inventor： MA GUOKAI ,  JIN YIHUA ,  LAVERY DANIEL M ,  LI JIANHUI

IPC: G06F9/30

Abstract: Verfahren und System zur Unterstützung einer Planung von Memory-Speicherinstruktionen quer über atomare Bereiche bei der binären Übersetzung in einer Verarbeitungseinheit oder einem Prozessor. In einer Ausführungsform der Erfindung weist die Verarbeitungseinheit einen Speicherpuffer auf, der ermöglicht, dass Speicherinstruktionen in einer von der Quell-Binärprogrammordnung verschiedenen Ordnung ausgegeben werden, aber weiterhin in der Quell-Binärprogrammordnung rückgeordnet werden. Dies vereinfacht einen kleinen atomaren Bereich, der auf jede Iteration eines Quellbinärcodes mappt, und diese atomaren Bereiche werden in einem Pipeline-Bereich miteinander verbunden. In einer Ausführungsform der Erfindung führt die Verarbeitungseinheit einmal in jeder Schleifeniteration eine Festlegungsinstruktion(en) aus, anstatt die Festlegungsinstruktion(en) einmal nach dem Schleifenausstieg auszuführen.

公开(公告)号：WO2005033931A3

公开(公告)日：2005-12-22

申请号：PCT/US2004032461

申请日：2004-09-30

Applicant: INTEL CORP ,  LIAO SHIH-WEI ,  TIAN XINMIN ,  HOFLEHNER GEROLF F ,  WANG HONG ,  LAVERY DANIEL M ,  WANG PERRY ,  KIM DONGKEUN ,  GIRKAR MILIND ,  SHEN JOHN P

Inventor： LIAO SHIH-WEI ,  TIAN XINMIN ,  HOFLEHNER GEROLF F ,  WANG HONG ,  LAVERY DANIEL M ,  WANG PERRY ,  KIM DONGKEUN ,  GIRKAR MILIND ,  SHEN JOHN P

IPC: G06F9/38 ,  G06F9/45

CPC classification number: G06F9/3842 ,  G06F8/4442 ,  G06F9/383 ,  G06F9/3851

Abstract: Methods and apparatuses for compiler- created helper thread for multi­threading are described herein. In one embodiment, exemplary process includes identifying a region of a main thread that likely has one or more delinquent loads, the one or more delinquent loads representing loads which likely suffer cache misses during an execution of the main thread, analyzing the region for one or more helper threads with respect to the main thread, and generating code for the one or more helper threads, the one or more helper threads being speculatively executed in parallel with the main thread to perform one or more tasks for the region of the main thread. Other methods and apparatuses are also described.

Abstract translation: 这里描述了编译器创建的用于多线程的助手线程的方法和装置。 在一个实施例中，示例性过程包括识别可能具有一个或多个延误加载的主线程的区域，一个或多个延误加载代表在执行主线程期间可能遭受缓存未命中的加载，分析该区域一个或 关于主线程的更多助手线程，以及为一个或多个助手线程生成代码，所述一个或多个助手线程与主线程并行推测性地执行以执行主线程的区域的一个或多个任务。 还描述了其他方法和装置。

公开(公告)号：EP2791785A4

公开(公告)日：2017-01-18

申请号：EP11877535

申请日：2011-12-16

Applicant: INTEL CORP

Inventor： KRISHNASWAMY ARVIND ,  LAVERY DANIEL M

IPC: G06F9/45 ,  G06F9/30 ,  G06F9/305 ,  G06F9/38 ,  G06F9/455 ,  G06F9/46

CPC classification number: G06F9/3861 ,  G06F8/49 ,  G06F9/3004 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/30174 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3863 ,  G06F9/45525 ,  G06F9/467

Abstract: A method and system uses exceptions for code specialization in a system that supports transactions. The method and system includes inserting one or more branchless instructions into a sequence of computer instructions. The branchless instructions include one or more instructions that are executable if a commonly occurring condition is satisfied and include one or more instructions that are configured to raise an exception if the commonly occurring condition is not satisfied.

Abstract translation: 方法和系统在支持事务的系统中使用异常代码专门化。 该方法和系统包括将一个或多个无分支指令插入到一系列计算机指令中。 无分支指令包括一个或多个可执行的指令，如果共同发生的条件被满足并且包括如果共同发生的条件不被满足则配置成引发异常的一个或多个指令。