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    Method for providing peripheral component interconnect (pci)-compatible transaction level protocol for system on chip (soc)
    1.
    发明专利
    Method for providing peripheral component interconnect (pci)-compatible transaction level protocol for system on chip (soc) 有权
    提供用于芯片系统（SOC）的外围元件互连（PCI）可转换交易层协议的方法

    公开(公告)号：JP2011138521A

    公开(公告)日：2011-07-14

    申请号：JP2011003534

    申请日：2011-01-12

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： SHOEMAKER KEN ,  WAGH MAHESH ,  HAN WOOJONG ,  ATHREYA MADHU ,  MANDHANI ARVIND ,  THAKKAR SHREEKANT S

    IPC: G06F13/38

    CPC classification number: G06F13/404 ,  G06F13/385 ,  G06F13/4022 ,  G06F13/4027 ,  G06F13/4045

    Abstract: PROBLEM TO BE SOLVED: To provide a system which allows PC compatibility, in regard to PC compatibility wherein reuse of a component is limited in accordance with change in silicon process by mixing of a physical level regulated in an interface and a transaction level in a conventional system on chip (SoC) system.
    SOLUTION: The system includes an apparatus having an adapter to communicate according to a personal computer (PC) protocol and a second protocol. A first interface coupled to the adapter is to perform address translation and ordering of transactions received from upstream of the adapter. The first interface is similarly coupled via one or more physical units to heterogeneous resources.
    COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：为了提供一种允许PC兼容性的系统，关于PC兼容性，其中通过混合接口中调节的物理电平和事务级别来限制组件的重用性，这是根据硅工艺的变化而受到限制的 在传统的片上系统（SoC）系统中。 解决方案：该系统包括具有根据个人计算机（PC）协议和第二协议进行通信的适配器的装置。 耦合到适配器的第一接口是对从适配器的上游接收的事务执行地址转换和排序。 第一接口类似地通过一个或多个物理单元耦合到异构资源。 版权所有（C）2011，JPO＆INPIT

    Method for providing peripheral component interconnection (pci)-compatible transaction level protocol for system on chip (soc)
    2.
    发明专利
    Method for providing peripheral component interconnection (pci)-compatible transaction level protocol for system on chip (soc) 有权
    用于提供芯片（SOC）系统的外围元件互连（PCI）可转换交易层协议的方法

    公开(公告)号：JP2009289264A

    公开(公告)日：2009-12-10

    申请号：JP2009127455

    申请日：2009-05-27

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： SHOEMAKER KEN ,  WAGH MAHESH ,  HAN WOOJONG ,  ATHREYA MADHU ,  MANDHANI ARVIND ,  THAKKAR SHREEKANT S

    IPC: G06F13/36 ,  G06F15/78

    CPC classification number: G06F13/404 ,  G06F13/385 ,  G06F13/4022 ,  G06F13/4027 ,  G06F13/4045

    Abstract: PROBLEM TO BE SOLVED: To provide a method for achieving PC compatibility in a system on chip (SoC) system.
    SOLUTION: In order to achieve use of a resource of a different sort such as a PCI-based system AXI/OCP technique, modular interconnection of a transaction level of a PC compatible SoC component is performed. Since the transaction level can be separated from a prescribed physical level in the specifications of the SoC component, a function for mapping a PCI (or another bus-based) system in a point-to-point (PtP) interconnection system, a function for PtP interconnecting target-based decoding, and target-based decoding in the PC compatible system and other PC compatible function are achieved through logic.
    COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种在片上系统（SoC）系统中实现PC兼容性的方法。 解决方案：为了实现诸如基于PCI的系统AXI / OCP技术的不同类型的资源，执行PC兼容SoC组件的事务级别的模块化互连。 由于事务级别可以与SoC组件的规范中的规定物理级别分离，所以用于在点对点（PtP）互连系统中映射PCI（或另一基于总线的）系统的功能， 通过逻辑实现了在PC兼容系统和其他PC兼容功能中的PtP互连目标解码和基于目标的解码。 版权所有（C）2010，JPO＆INPIT

    PROTOCOL NEUTRAL FABRIC
    3.
    发明申请
    PROTOCOL NEUTRAL FABRIC 审中-公开
    协议中性面料

    公开(公告)号：WO2013048958A3

    公开(公告)日：2013-06-20

    申请号：PCT/US2012056880

    申请日：2012-09-24

    Applicant: INTEL CORP

    Inventor： FLEMING BRUCE L ,  ZAHIR ACHMED R ,  MANDHANI ARVIND ,  ACHARYA SATISH B

    IPC: G06F13/14 ,  G06F13/42

    CPC classification number: G06F13/4027 ,  G06F13/20 ,  G06F13/385 ,  G06F13/404 ,  G06F13/42 ,  G06F13/4221

    Abstract: An embodiment integrates non-PCI compliant devices with PCI compliant operating systems. A fabric system mimics the behavior of PCI. When non-PCI compliant devices do not know how to respond to PCI enumeration, embodiments provide a PCI enumeration reply and thus emulate a reply that would typically come from a PCI compliant device during emulation. Embodiments allow system designers to incorporate non-standard fabric structures with the benefit of still using robust and mature PCI infrastructure found in modern PCI compliant operating systems. More generally, embodiments allow an operating system compliant with a first standard (but not a second standard) to discover and communicate with a device that is non-compliant with the first standard (but possibly is compliant with the second standard). Other embodiments are described herein.

    Abstract translation: 一个实施例将非PCI兼容设备与PCI兼容的操作系统集成。 织物系统模拟PCI的行为。 当非PCI兼容设备不知道如何响应PCI枚举时，实施例提供PCI枚举应答，并因此模拟在仿真期间通常来自PCI兼容设备的应答。 实施例允许系统设计者将非标准结构结构结合在一起，从而在现代PCI兼容操作系统中仍然使用强大且成熟的PCI基础架构。 更一般地，实施例允许符合第一标准（但不是第二标准）的操作系统发现并与不符合第一标准（但可能符合第二标准）的设备进行通信。 本文描述了其它实施例。

    6.
    发明专利
    未知

    公开(公告)号：DE102005009086A1

    公开(公告)日：2005-12-22

    申请号：DE102005009086

    申请日：2005-02-28

    Applicant: INTEL CORP

    Inventor： PADWEKAR KIRAN ,  MANDHANI ARVIND ,  SRIVASTAVA DURGESH

    IPC: G06F1/08 ,  G06F1/26 ,  G06F1/32 ,  G06F13/00

    Abstract: In one embodiment, the present invention includes a counter to count core clocks, where the counter has a value to be incremented from zero to one less than a first bus ratio. Coupled to the counter may be a control logic to generate a control signal to change from the first bus ratio to a second bus ratio, where the control logic is coupled to receive the counter value and control the counter based on this value. In this way, the bus ratio can change without draining the transaction queues of a processor. Other embodiments are described and claimed.

    Using a central interface and a core specific shim to connect a computer bus to a core using an on chip protocol
    8.
    发明专利
    Using a central interface and a core specific shim to connect a computer bus to a core using an on chip protocol 未知

    公开(公告)号：GB2485701A

    公开(公告)日：2012-05-23

    申请号：GB201202442

    申请日：2012-02-13

    Applicant: INTEL CORP

    Inventor： SHOEMAKER KEN ,  WAGH MAHESH ,  HAN WOOJONG ,  ATHREYA MADHU ,  MANDHANI ARVIND ,  THAKKAR SHREEKANT S

    IPC: G06F13/40

    Abstract: A system, to allow functional blocks 58, 68, 78, designed to operate with an on chip interconnect, to communicate with a computer bus, uses an interface 30 between the bus adapter 20 and an interconnect 40 and a shim 55, 65, 75, between the interconnect and each block. The bus may be a peripheral component interconnect (PCI) bus. The blocks may be designed to work with a point to point protocol, such as the open core protocol (OCP) or the advanced extensible interface (AXI). The interface performs target decode to identify the block addressed by a bus transaction. It may also manage transaction ordering, power management and error handling. The shim may manage the header of the bus protocol and may provide a control register function.

    Vorrichtung und System zum Bereitstellen eines PCI (Peripheral Component Interconnect)-kompatiblen Protokolls auf Transaktionsebene für ein Ein-Chip-System (SoC)
    10.
    发明专利
    Vorrichtung und System zum Bereitstellen eines PCI (Peripheral Component Interconnect)-kompatiblen Protokolls auf Transaktionsebene für ein Ein-Chip-System (SoC) 未知

    公开(公告)号：DE102009022550B4

    公开(公告)日：2016-02-25

    申请号：DE102009022550

    申请日：2009-05-25

    Applicant: INTEL CORP

    Inventor： SHOEMAKER KEN ,  WAGH MAHESH ,  HAN WOOJONG ,  ATHREYA MADHU ,  MANDHANI ARVIND ,  THAKKAR SHREEKANT S

    IPC: G06F13/12 ,  G06F13/00

    Abstract: Vorrichtung (10), umfassend: einen Adapter (20), der an einen einzigen Halbleiterchip angepasst ist, um mit einer ersten Komponente gemäß einem PC(Personal Computer)-Protokoll zu kommunizieren und mit einer ersten Schnittstelle (30) gemäß einem zweiten Protokoll zu kommunizieren, das einem AXI(Advanced Extensible Interface)- oder OCP(Open Core Protocol)-Protokoll entspricht; die erste Schnittstelle (30), die an den einzigen Halbleiterchip angepasst und mit dem Adapter (20) über ein erstes Interconnect gekoppelt ist, wobei die erste Schnittstelle Dekodierlogik zur Durchführung von Adressendekodierung und zum Ermitteln eines Ziels von Transaktionen, die von der ersten Komponente empfangen sind, und zum Senden der Transaktionen zum Ziel enthält; eine erste physikalische Einheit (45), die zwischen der ersten Schnittstelle (30) und einem zweiten Interconnect (40) angeschlossen ist, um die Transaktionen zwischen der ersten Schnittstelle und dem zweiten Interconnect zu übertragen; und das zweite Interconnect (40), das an den einzigen Halbleiterchip angepasst ist, um die erste Schnittstelle (30) mit einer Vielzahl von heterogenen Ressourcen (50; 60; 70) zu koppeln, die an den einzigen Halbleiterchip angepasst sind, wobei jede der Vielzahl von heterogenen Ressourcen einen IP(Intellectual Property)-Kern (IP0; IP1; IP2) und einen Shim (55; 65; 75) enthält, wobei der Shim Steuerregisterfunktionalität enthält und zum Implementieren eines Kopfes des PC-Protokolls für den IP-Kern und Ermöglichen der Aufnahme des korrespondierenden IP-Kerns in der Vorrichtung ohne Modifikation dient, wobei die Vorrichtung zum Arbeiten gemäß dem PC-Protokoll dient und der IP-Kern zum Arbeiten gemäß dem zweiten Protokoll dient, wobei die erste Schnittstelle und der Shim ein Protokoll mit getrennter Transaktionsebene und physikalischer Ebene enthalten, so dass eine Transaktionsschicht von einer physikalischen Schicht getrennt ist und sich die physikalische Schicht unabhängig von der Transaktionsschicht ändern kann.

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