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    WRITE CURRENT REDUCTION IN SPIN TRANSFER TORQUE MEMORY DEVICES
    3.
    发明申请
    WRITE CURRENT REDUCTION IN SPIN TRANSFER TORQUE MEMORY DEVICES 审中-公开
    在自旋转移转矩记忆装置中的写入电流减小

    公开(公告)号：WO2012082403A3

    公开(公告)日：2012-08-16

    申请号：PCT/US2011063072

    申请日：2011-12-02

    Applicant: INTEL CORP ,  DOYLE BRIAN S ,  KENCKE DAVID L ,  KUO CHARLES C ,  NIKONOV DMITRI E ,  CHAU ROBERT S

    Inventor： DOYLE BRIAN S ,  KENCKE DAVID L ,  KUO CHARLES C ,  NIKONOV DMITRI E ,  CHAU ROBERT S

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/228 ,  G11C11/161 ,  G11C11/1659 ,  H01L43/02 ,  H01L43/08

    Abstract: The present disclosure relates to the fabrication of spin transfer torque memory elements for non-volatile microelectronic memory devices. The spin transfer torque memory element may include a magnetic tunneling junction connected with specifically sized and/or shaped fixed magnetic layer that can be positioned in a specific location adjacent a free magnetic layer. The shaped fixed magnetic layer may concentrate current in the free magnetic layer, which may result in a reduction in the critical current needed to switch a bit cell in the spin transfer torque memory element.

    Abstract translation: 本公开涉及用于非易失性微电子存储器件的自旋转移力矩存储器元件的制造。 自旋转移扭矩存储元件可以包括与特定尺寸和/或形状的固定磁性层连接的磁性隧道结，其可以定位在与自由磁性层相邻的特定位置。 成形的固定磁性层可将电流集中在自由磁性层中，这可导致切换自旋转移转矩存储器元件中的位单元所需的临界电流的减小。

    SPIN-ORBIT LOGIC WITH CHARGE INTERCONNECTS AND MAGNETOELECTRIC NODES
    4.
    发明申请
    SPIN-ORBIT LOGIC WITH CHARGE INTERCONNECTS AND MAGNETOELECTRIC NODES 审中-公开
    带有电荷互连和磁电节点的自旋轨道逻辑

    公开(公告)号：WO2016105436A8

    公开(公告)日：2017-05-26

    申请号：PCT/US2014072447

    申请日：2014-12-26

    Applicant: INTEL CORP

    Inventor： MANIPATRUNI SASIKANTH ,  NIKONOV DMITRI E ,  YOUNG IAN A

    IPC: H01L43/02

    CPC classification number: H01L27/22 ,  H01L27/228 ,  H01L43/08 ,  H03K19/173 ,  H03K19/18

    Abstract: An apparatus including a spin to charge conversion node; and a charge to spin conversion node, wherein an input to the spin to charge conversion node produces an output at the charge to spin conversion node. An apparatus including a magnet including an input node and output node, the input node including a capacitor operable to generate magnetic response in the magnet and the output node including at least one spin to charge conversion material. A method including injecting a spin current from a first magnet; converting the spin current into a charge current operable to produce a magnetoelectric interaction with a second magnet; and changing a direction of magnetization of the second magnet in response to the magnetoelectric interaction. A method including injecting a spin current from an input node of a magnet; and converting the spin current into a charge current at an output node of the magnet.

    Abstract translation: 包括自旋至电荷转换节点的设备; 以及对自旋转换节点的电荷，其中自旋到电荷转换节点的输入在自旋转换节点的电荷处产生输出。 一种包括磁体的设备，所述磁体包括输入节点和输出节点，所述输入节点包括可操作以在所述磁体中产生磁响应的电容器，并且所述输出节点包括至少一个自旋转电荷转换材料。 一种方法，包括从第一磁体注入自旋电流; 将所述自旋电流转换成可操作以与第二磁体产生磁电相互作用的充电电流; 以及响应于磁电相互作用而改变第二磁体的磁化方向。 一种方法，包括从磁体的输入节点注入自旋电流; 以及将自旋电流转换成磁体的输出节点处的充电电流。

    Spintronik-Logikelement
    5.
    发明专利
    Spintronik-Logikelement 未知

    公开(公告)号：DE102014014267A1

    公开(公告)日：2015-04-02

    申请号：DE102014014267

    申请日：2014-09-26

    Applicant: INTEL CORP

    Inventor： MANIPATRUNI SASIKANTH ,  NIKONOV DMITRI E ,  KISHINEVSKY MICHAEL ,  YOUNG LAN A

    IPC: H01L27/22 ,  G11C11/00 ,  H01L27/115 ,  H01L43/08

    Abstract: Eine Ausführungsform enthält ein C-Element-Logikgatter, das als ein Spin-Logikgerät implementiert wurde, das eine kompakte und energieeffiziente Implementierung der asynchronen Logik bereitstellt, indem ein C-Element mit Spintronic-Technologie implementiert wird. Eine Ausführungsform enthält eine erste Nanosäule inklusive eines ersten Kontakts und eines ersten festen magnetischen Schicht; eine zweite Nanosäule, inklusive eines zweiten Kontakts und eines zweiten festen magnetischen Schicht; und eine dritte Nanosäule, inklusive eines dritten Kontakts, einer Tunnelbarriere und einer dritten festen magnetischen Schicht; wobei (a) die erste, zweite und dritte Nanosäulen über eine freie magnetische Schicht gebildet werden, und (b) die dritte feste magnetische Schicht, die Tunnelbarriere und die freie magnetische Schicht bilden einen magnetischen Tunnelkontakt (MTJ). Andere Ausführungsformen werden hier beschrieben.

    MAGNETIC PHASE CHANGE LOGIC
    6.
    发明申请
    MAGNETIC PHASE CHANGE LOGIC 审中-公开
    磁相变更逻辑

    公开(公告)号：WO2012087986A2

    公开(公告)日：2012-06-28

    申请号：PCT/US2011065943

    申请日：2011-12-19

    Applicant: INTEL CORP ,  GARNER C MICHAEL ,  NIKONOV DMITRI E

    Inventor： GARNER C MICHAEL ,  NIKONOV DMITRI E

    IPC: G11C11/15 ,  H01L21/336 ,  H01L27/115 ,  H01L29/78

    CPC classification number: H01L29/66984 ,  G11C11/161 ,  G11C11/1673 ,  H01L43/08

    Abstract: Provided are transistor devices such as logic gates that are capable of associating a computational state and or performing logic operations with detectable electronic spin state and or magnetic state. Methods of operating transistor devices employing magnetic states are provided. Devices comprise input and output structures and magnetic films capable of being converted between magnetic states.

    Abstract translation: 提供了诸如能够将计算状态和/或执行逻辑运算与可检测的电子自旋状态和/或磁状态相关联的逻辑门的晶体管器件。 提供了使用磁状态的晶体管器件的操作方法。 设备包括能够在磁状态之间转换的输入和输出结构和磁性膜。

    Magnetelement für Speicher und Logik
    8.
    发明专利
    Magnetelement für Speicher und Logik 未知

    公开(公告)号：DE112013007035T5

    公开(公告)日：2016-01-21

    申请号：DE112013007035

    申请日：2013-06-29

    Applicant: INTEL CORP

    Inventor： NIKONOV DMITRI E ,  YOUNG IAN A

    IPC: G11C11/15 ,  H01L21/8247 ,  H01L27/115

    Abstract: Eine Ausführungsform enthält einen magnetischen Tunnelkontakt (MTJ) mit einer nicht elliptischen freien Schicht mit abgerundeten Ecken. Zum Beispiel enthält eine Ausführungsform einen MTJ, der eine freie Magnetschicht, eine fixierte Magnetschicht und eine Tunnelbarriere zwischen der freien und fixierten Schicht enthält; wobei die freie Magnetschicht eine obere Oberfläche, eine untere Oberfläche und eine Seitenwand enthält, die die freie Magnetschicht umgibt und die untere Oberfläche an die obere Oberfläche koppelt; wobei die obere Oberfläche rechteckig mit mehreren abgerundeten Ecken ist. In einer Ausführungsform ist das Aspektverhältnis der oberen Oberfläche zwischen 4:1 und 8:1 (Länge zu Breite). Eine solche Ausführungsform sieht eine einfache Herstellung gemeinsam mit einem annehmbaren kritischen Schaltstrom (zur Umkehr der Polarität der freien Schicht) und annehmbarer Stabilität vor. Es sind hier andere Ausführungsformen beschrieben.

    Reduced scale resonant tunneling field effect transistor
    9.
    发明专利
    Reduced scale resonant tunneling field effect transistor 未知

    公开(公告)号：GB2523929A

    公开(公告)日：2015-09-09

    申请号：GB201510566

    申请日：2013-06-27

    Applicant: INTEL CORP

    Inventor： AVCI UYGAR E ,  NIKONOV DMITRI E ,  YOUNG IAN A

    IPC: H01L29/10 ,  H01L29/66

    Abstract: An embodiment includes a heterojunction tunneling field effect transistor including a source, a channel, and a drain; wherein (a) the channel includes a major axis, corresponding to channel length, and a minor axis that corresponds to channel width and is orthogonal to the major axis; (b) the channel length is less than 10 nm long; (c) the source is doped with a first polarity and has a first conduction band; (d) the drain is doped with a second polarity, which is opposite the first polarity, and the drain has a second conduction band with higher energy than the first conduction band. Other embodiments are described herein.

    CHIPS FÜR NEURONALES RECHNEN MIT GESTAPELTEN NEURONALKERNBEREICHEN
    10.
    发明专利
    CHIPS FÜR NEURONALES RECHNEN MIT GESTAPELTEN NEURONALKERNBEREICHEN 未知

    公开(公告)号：DE102021120723A1

    公开(公告)日：2022-02-10

    申请号：DE102021120723

    申请日：2021-08-10

    Applicant: INTEL CORP

    Inventor： NIKONOV DMITRI E ,  ONG CLIFFORD LU ,  YOUNG IAN A

    IPC: G06N3/063 ,  H01L23/522

    Abstract: Hierin werden Chips für neuronales Rechnen mit gestapelten Neuronalkernbereichen sowie zugehörige Verfahren und Anordnungen offenbart. In einigen Ausführungsformen kann ein Chip für neuronales Rechnen Folgendes beinhalten: einen ersten Neuronalkernbereich; einen zweiten Neuronalkernbereich; und einen Zwischenkernverbindungsbereich in einem Volumen zwischen dem ersten Neuronalkernbereich und dem zweiten Neuronalkernbereich, wobei der Zwischenkernverbindungsbereich einen leitfähigen Pfad zwischen dem ersten Neuronalkernbereich und dem zweiten Neuronalkernbereich beinhaltet und der leitfähige Pfad eine leitfähige Durchkontaktierung beinhaltet.

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