公开(公告)号：DE102020104221A1

公开(公告)日：2020-10-01

申请号：DE102020104221

申请日：2020-02-18

Applicant: INTEL CORP

Inventor： GANESH BRINDA ,  LIU YEN-CHENG ,  CHOUDHARY SWADESH ,  SINGH TEJPAL ,  PRABHAKARAN PRADEEP ,  AGARWAL MONAM

IPC: G06F15/173

Abstract: Bei einer Ausführungsform umfasst ein System-auf-Chip Folgendes: mehrere Geistiges-Eigentum- bzw. IP-Agenten, die auf einem Halbleiterbaustein gebildet sind; ein auf dem Halbleiterbaustein gebildetes Mesh-Verbindungselement zum Koppeln der mehreren IP-Agenten und mehrere Mesh-Haltestellen jeweils zum Koppeln eines oder mehrerer der mehreren IP-Agenten mit dem Mesh-Verbindungselement. Das Mesh-Verbindungselement kann aus mehreren Zeilen jeweils mit einem von mehreren Horizontal-Verbindungselementen und mehreren Spalten jeweils mit einem von mehreren Vertikal-Verbindungselementen gebildet sein; wobei mindestens eine der mehreren Zeilen eine asymmetrische Anzahl von Mesh-Haltestellen umfasst. Es werden andere Ausführungsformen beschrieben und beansprucht.