公开(公告)号：DE112017001367T5

公开(公告)日：2018-11-29

申请号：DE112017001367

申请日：2017-01-19

Applicant: INTEL CORP

Inventor： AGARWAL ISHWAR ,  WEHAGE ERIC R ,  LEE DAVID M ,  CHOUDHARY SWADESH ,  PAL RAHUL

IPC: G06F9/46

Abstract: In einer Ausführungsform umfasst eine Vorrichtung: einen Codierer zum Empfangen einer nicht aufgegebenen Transaktion von einem Requester und zum Codieren von Information der nicht aufgegebenen Transaktion in einem codierten Transaktionsidentifizierer, der für nicht aufgegebene Transaktionen reserviert ist; und einen ersten Sender zum Senden der nicht aufgegebenen Transaktion einschließlich des codierten Transaktionsidentifizierers zu einer Fabric, um zu ermöglichen, dass die nicht aufgegebene Transaktion zu einem Ziel geleitet wird. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE102019129689A1

公开(公告)日：2020-06-25

申请号：DE102019129689

申请日：2019-11-04

Applicant: INTEL CORP

Inventor： CHOUDHARY SWADESH ,  FAHIM BAHAA ,  JAYASIMHA DODDABALLAPUR ,  CHAMBERLAIN JEFFREY ,  LIU YEN-CHENG

IPC: G06F15/173

Abstract: Gepufferte Interconnects für hochskalierbare On-Die-Fabric und zugehörige Verfahren und Vorrichtungen. Eine Mehrzahl von Knoten auf einem Die sind über eine On-Die-Fabric miteinander verbunden. Die Knoten und die Fabric sind konfiguriert, um die Weiterleitung von Credited-Nachrichten von Quellknoten an Zielknoten unter Verwendung von Weiterleitungspfaden, die in eine Mehrzahl von Segmenten partitioniert sind, zu implementieren, wobei für jedes Segment separate Credit-Schleifen implementiert sind. Bei einer Fabric-Konfiguration, die einen Ansatz implementiert, der als Multi-Level-Crediting bezeichnet wird, sind die Knoten in einem zweidimensionalen Gitter konfiguriert, und Nachrichten werden unter Verwendung von vertikalen und horizontalen Segmenten weitergeleitet, wobei sich ein erstes Segment zwischen einem Quellknoten und einem Turn-Knoten in derselben Zeile oder Spalte befindet und sich das zweite Segment zwischen dem Turn-Knoten und einem Zielknoten befindet. Bei einem anderen Ansatz, der als gepuffertes Mesh bezeichnet wird, werden an jedem Knoten Pufferungs- und Credit-Managementeinrichtungen bereitgestellt, und benachbarte Knoten sind konfiguriert, um Credit-Schleifen zum Weiterleiten von Nachrichten zwischen den Knoten zu implementieren. Die Fabrics können verschiedene Topologien umfassen, einschließlich 2D-Mesh-Topologien und Ring-Interconnect-Strukturen. Darüber hinaus können ein Multi-Level-Crediting und ein gepuffertes Mesh zum Weiterleiten von Nachrichten über Dies hinweg verwendet werden.

公开(公告)号：DE102023213364A1

公开(公告)日：2024-09-19

申请号：DE102023213364

申请日：2023-12-29

Applicant: INTEL CORP

Inventor： DAS SHARMA DEBENDRA ,  LANKA NARASIMHA ,  ONUFRYK PETER ,  CHOUDHARY SWADESH ,  PASDAST GERALD ,  WU ZUOGUO ,  ZIAKAS DIMITRIOS ,  MUTHRASANALLUR SRIDHAR

IPC: G06F13/38 ,  G06F13/16 ,  G06F13/40

Abstract: Vorliegend beschriebene Ausführungsformen können Einrichtungen, Systeme, Methoden oder Prozesse beinhalten, die auf Package-interne Die-zu-Die- (D2D-) Interconnects gerichtet sind. Insbesondere können Ausführungsformen vorliegend Package-interne D2D-Interconnects für Speicher betreffen, die den UCIe- (Universal Chiplet Interconnect Express) Adapter oder die -PHY (physikalische Schicht/Bitübertragungsschicht) verwenden oder mit diesen in Zusammenhang stehen. Weitere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE102020104221A1

公开(公告)日：2020-10-01

申请号：DE102020104221

申请日：2020-02-18

Applicant: INTEL CORP

Inventor： GANESH BRINDA ,  LIU YEN-CHENG ,  CHOUDHARY SWADESH ,  SINGH TEJPAL ,  PRABHAKARAN PRADEEP ,  AGARWAL MONAM

IPC: G06F15/173

Abstract: Bei einer Ausführungsform umfasst ein System-auf-Chip Folgendes: mehrere Geistiges-Eigentum- bzw. IP-Agenten, die auf einem Halbleiterbaustein gebildet sind; ein auf dem Halbleiterbaustein gebildetes Mesh-Verbindungselement zum Koppeln der mehreren IP-Agenten und mehrere Mesh-Haltestellen jeweils zum Koppeln eines oder mehrerer der mehreren IP-Agenten mit dem Mesh-Verbindungselement. Das Mesh-Verbindungselement kann aus mehreren Zeilen jeweils mit einem von mehreren Horizontal-Verbindungselementen und mehreren Spalten jeweils mit einem von mehreren Vertikal-Verbindungselementen gebildet sein; wobei mindestens eine der mehreren Zeilen eine asymmetrische Anzahl von Mesh-Haltestellen umfasst. Es werden andere Ausführungsformen beschrieben und beansprucht.