公开(公告)号：KR20180020263A

公开(公告)日：2018-02-27

申请号：KR20187002079

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： AVCI UYGAR E ,  MORRIS DANIEL H ,  YOUNG IAN A ,  RAMEY STEPHEN M

IPC: H01L27/11521 ,  H01L27/11519 ,  H01L27/11558 ,  H01L29/788

CPC classification number: H01L29/78 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11558 ,  H01L29/7881

Abstract: 본개시내용의실시예들은핀 간부동게이트들을갖는반휘발성내장형메모리를위한기술들및 구성들을제공한다. 일실시예에서, 장치는반도체기판; 및반도체기판상에형성되고비트셀을포함하는부동게이트메모리구조물을포함하고, 비트셀은기판으로부터연장되는제1, 제2, 및제3 핀구조물; 제1 핀구조물과제2 핀구조물사이, 및제2 핀구조물과제3 핀구조물사이에배치된산화물층; 산화물층 상에배치되고, 제1 핀구조물의최상부와연결되며제1 핀구조물의최상부위쪽에연장되는제1 트랜지스터의게이트; 및제2 핀구조물과제3 핀구조물사이의산화물층 상에배치되는제2 트랜지스터의부동게이트를포함한다. 다른실시예들이설명및/또는청구될수 있다.

Abstract translation: 本公开的实施例提供用于具有钉扎栅极门的半易失性嵌入式存储器的技术和配置。 在一个实施例中，该设备包括半导体衬底; 以及形成在半导体衬底上并包括位单元的浮栅存储结构，位单元包括从衬底延伸的第一，第二和第三引脚结构; 第一引脚结构任务在两个引脚结构之间设置氧化层，以及在三引脚结构之间设置第二引脚结构任务; 第一晶体管的栅极，设置在氧化物层上并连接到第一鳍状结构的顶部并且在第一鳍状结构的顶部上方延伸; 并且在双引脚结构任务和三引脚结构之间的氧化物层上设置第二晶体管的浮动栅极。 其他实施例可以被描述和/或要求保护。

公开(公告)号：DE102014001914B4

公开(公告)日：2017-07-27

申请号：DE102014001914

申请日：2014-02-13

Applicant: INTEL CORP

Inventor： WANG ZHIGUO ,  AYERS DAVID J ,  BALASUBRAMANIAN SRIKANTH ,  GUPTA SUKIRTI ,  RUSU STEFAN ,  RAMEY STEPHEN M

IPC: G06F1/26

Abstract: Prozessor, der Folgendes umfasst: einen Kernbereich, der mehrere Kerne enthält, die jeweils dem Ausführen von Instruktionen dienen; einen nicht-flüchtigen Speicher (210) zum Speichern mehrerer Koeffizientenwerte (212); eine Spannungsberechnungslogik (220) zum Berechnen mehrerer dynamisch änderbarer maximaler Betriebsspannungswerte, die jeweils einer Anzahl aktiver Kerne der mehreren Kerne zugeordnet sind, mindestens teilweise anhand der mehreren Koeffizientenwerte (212), und zum Speichern der berechneten mehreren dynamisch änderbaren maximalen Betriebsspannungswerte in einem zweiten Speicher, wobei die Spannungsberechnungslogik (220) eine erste Polynominalgleichung, eine erste Anzahl von aktiven Kernen und die mehreren Koeffizientenwerte (212) verwenden soll, um einen ersten dynamisch änderbaren maximalen Betriebsspannungswert für die erste Anzahl von aktiven Kernen zu berechnen, und eine zweite Polynominalgleichung, eine zweite Zahl aktiver Kerne und die mehreren Koeffizientenwerte (212) verwenden soll, um einen zweiten dynamisch änderbaren maximalen Betriebsspannungswert für die zweite Zahl aktiver Kerne zu berechnen; und einen Energie-Controller (240) zum dynamischen Bestimmen einer Betriebsspannung für die Anzahl aktiver Kerne anhand des entsprechenden maximalen Betriebsspannungswertes und mindestens einer Prozessoreinschränkung.

公开(公告)号：DE102014001914A1

公开(公告)日：2014-08-21

申请号：DE102014001914

申请日：2014-02-13

Applicant: INTEL CORP

Inventor： WANG ZHIGUO ,  AYERS DAVID J ,  BALASUBRAMANIAN SRIKANTH ,  GUPTA SUKIRTI ,  RUSU STEFAN ,  RAMEY STEPHEN M

IPC: G06F1/26

Abstract: In einer Ausführungsform enthält ein Prozessor eine Spannungsberechnungslogik zum Berechnen mehrerer maximaler Betriebsspannungswerte, die jeweils einer Anzahl aktiver Kerne der mehreren Kerne zugeordnet sind, mindestens teilweise anhand mehrerer Koeffizientenwerte. Auf diese Weise kann der Prozessor mit verschiedenen maximalen Betriebsspannungen in Abhängigkeit von der Anzahl der aktiven Kerne arbeiten. Es werden noch weitere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：BR102014003609A2

公开(公告)日：2015-01-27

申请号：BR102014003609

申请日：2014-02-17

Applicant: INTEL CORP

Inventor： WANG ZHIGUO ,  AYERS DAVID J ,  BALASUBRAMANIAN SRIKANTH ,  GUPTA SUKIRTI ,  RUSU STEFAN ,  RAMEY STEPHEN M

IPC: G06F1/26

Abstract: In an embodiment, a processor includes voltage calculation logic to calculate a plurality of maximum operating voltage values each associated with a number of active cores of the plurality of cores, based at least in part on a plurality of coefficient values. In this way, the processor can operate at different maximum operating voltages dependent on the number of active cores. Other embodiments are described and claimed.

公开(公告)号：GB2511628A

公开(公告)日：2014-09-10

申请号：GB201401502

申请日：2014-01-29

Applicant: INTEL CORP

Inventor： WANG ZHIGOU ,  AYERS DAVID J ,  BALASUB-RAMANIAN SRIKANTH ,  GUPTA SUKIRTI ,  RUSU STEFAN ,  RAMEY STEPHEN M

IPC: G06F1/32

Abstract: A processor includes a plurality of cores, non-volatile storage 210 storing coefficients 212 and voltage calculation 220 logic to calculate a plurality of maximum operating voltage values each associated with a number of active cores of the plurality of cores, based at least in part on the coefficient values. The maximum voltage values 232 may be calculated as part of the processors initialisation and stored in a lookup table 230 associated with the number of active cores. Voltage determination logic 240 may consult the lookup table 230 based on the number of active cores and other operational parameters such as temperature, power consumption, electric design point (EDP) or thermal design point (TDP) to determine a voltage identifier (VID) to supply to a voltage regulator. The voltage determination logic can determine the VID to be the maximum voltage corresponding to the number of active cores or a lower voltage based on the maximum voltage and the other operational parameters. The processor may be operated at a higher maximum voltage when only one core is active thereby eliminating Vmax headroom so as to equalise the gate oxide failure rate regardless of the number of active cores.