公开(公告)号：DE102018125257A1

公开(公告)日：2019-06-19

申请号：DE102018125257

申请日：2018-10-12

Applicant: INTEL CORP

Inventor： RAPPOPORT LIHU ,  STARK JARED ,  SALA FRANCK ,  TAL MICHAEL ,  SHMUELI GIL ,  FLESLER ADRIAN

IPC: G06F9/38 ,  G06F12/08

Abstract: Ein Prozessor enthält einen Prozessorkern und einen Mikro-Op-Cache, der kommunikativ mit dem Prozessorkern gekoppelt ist. Der Mikro-Op-Cache beinhaltet ein Mikro-Op-Tag-Array, wobei die Tag-Array-Einträge in dem Mikro-Op-Tag-Array gemäß dem Satz und Weg des satzassoziativen Caches indiziert werden, und ein Mikro-Op-Daten-Array zum Speichern mehrerer Mikro-Ops. Die Daten-Array-Einträge in dem Mikro-Op-Daten-Array werden gemäß der Banknummer einer Vielzahl von Cachebanken und einem Satz innerhalb einer Cachebank der Vielzahl von Cachebanken indiziert.