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    DEFRAGMENTIERTER UND EFFIZIENTER MIKROOPERATIONSCACHE
    1.
    发明专利
    DEFRAGMENTIERTER UND EFFIZIENTER MIKROOPERATIONSCACHE 未知

    公开(公告)号：DE102018125257A1

    公开(公告)日：2019-06-19

    申请号：DE102018125257

    申请日：2018-10-12

    Applicant: INTEL CORP

    Inventor： RAPPOPORT LIHU ,  STARK JARED ,  SALA FRANCK ,  TAL MICHAEL ,  SHMUELI GIL ,  FLESLER ADRIAN

    IPC: G06F9/38 ,  G06F12/08

    Abstract: Ein Prozessor enthält einen Prozessorkern und einen Mikro-Op-Cache, der kommunikativ mit dem Prozessorkern gekoppelt ist. Der Mikro-Op-Cache beinhaltet ein Mikro-Op-Tag-Array, wobei die Tag-Array-Einträge in dem Mikro-Op-Tag-Array gemäß dem Satz und Weg des satzassoziativen Caches indiziert werden, und ein Mikro-Op-Daten-Array zum Speichern mehrerer Mikro-Ops. Die Daten-Array-Einträge in dem Mikro-Op-Daten-Array werden gemäß der Banknummer einer Vielzahl von Cachebanken und einem Satz innerhalb einer Cachebank der Vielzahl von Cachebanken indiziert.

    Aparatos y métodos para una arquitectura de procesador
    5.
    发明专利
    Aparatos y métodos para una arquitectura de procesador 未知

    公开(公告)号：ES2895266T3

    公开(公告)日：2022-02-18

    申请号：ES16923787

    申请日：2016-12-12

    Applicant: INTEL CORP

    Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

    IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

    Abstract: Un procesador que comprende: un descodificador (140, 314) para descodificar una instrucción para configurar una línea de memoria caché para indicar todo ceros; una unidad de ejecución (162), acoplada al descodificador y en respuesta a la descodificación de la instrucción, para emitir una orden de escritura para iniciar una escritura de ceros de tamaño de línea de memoria caché en una dirección de memoria; una memoria caché coherente (3904), acoplada a la unidad de ejecución, para recibir la orden de escritura, para determinar si hay un acierto en la memoria caché coherente en respuesta a la orden de escritura, para determinar si un estado de protocolo de coherencia de memoria caché (4065) de la línea de memoria caché (4070) acertada es un estado modificado o un estado exclusivo, para configurar una línea de memoria caché para indicar todo ceros cuando el estado de protocolo de coherencia de memoria caché es el estado modificado o el estado exclusivo, y para emitir la orden de escritura hacia una interconexión (3920) cuando hay una recepción de respuesta a fallo a la orden de escritura; el procesador comprende además la interconexión, en donde la interconexión, en respuesta a la recepción de la orden de escritura, está configurada para emitir un sondeo a cada una de una pluralidad de otras memorias caché coherentes para las que se ha de determinar si hay un acierto, en donde la interconexión, o la unidad de ejecución en respuesta a un mensaje desde la interconexión, está configurada para hacer que una línea de memoria caché en una de las memorias caché coherentes indique todo ceros cuando la orden de escritura y el sondeo no hicieron que se realizara la escritura de ceros de tamaño de línea de memoria caché.

    Stromcache
    8.
    发明专利
    Stromcache 未知

    公开(公告)号：DE102018126172A1

    公开(公告)日：2019-07-11

    申请号：DE102018126172

    申请日：2018-10-22

    Applicant: INTEL CORP

    Inventor： SABBA ARIEL ,  REHANA SHANI ,  TAL MICHAEL ,  BARANSI SUZAN ,  RAPPOPORT LIHU ,  STARK JARED ,  SALA FRANCK

    IPC: G06F9/38 ,  G06F12/08

    Abstract: Ein System und ein Verfahren zum Stromcache-Speicherabruf umfassen ein Anwenden eines Stromcache zum Vorhersagen einer Folge von Befehlen und Daten über mehrere Verzweigungen hinweg. Ähnlich wie bei einem herkömmlichen Computercache speichert und liefert der Stromcache Daten oder Befehle schneller als sie von langsameren Datenspeichermedien wie etwa einem Befehlscache geliefert werden. Der hierin beschriebene Stromcache bietet die Möglichkeit, Befehle und Datenanforderungen über mehrere Verzweigungen pro Zyklus hinweg und insbesondere über mehrere genommene Verzweigungen pro Zyklus hinweg vorherzusagen. Dieser Stromcache erhöht die Befehlslieferbandbreite und reduziert gleichzeitig den Gesamtenergieverbrauch durch Einsparen von Zyklen der Verzweigungsprädiktorstrukturen.

    9.
    发明专利
    未知

    公开(公告)号：BRPI0904287A2

    公开(公告)日：2011-02-01

    申请号：BRPI0904287

    申请日：2009-10-30

    Applicant: INTEL CORP

    Inventor： VALENTINE ROBERT ,  RAPPOPORT LIHU ,  OUZIEL IDO ,  GABOR RON ,  RAGHUVANSHI PANKAJ

    IPC: G06F12/00

    Abstract: A technique to enable efficient instruction fusion within a computer system is disclosed. In one embodiment, a processor includes multiple cores, each including a first-level cache, a fetch circuit to fetch instructions, an instruction buffer (IBUF) to store instructions, a decode circuit to decode instructions, an execution circuit to execute decoded instructions, and an instruction fusion circuit to fuse a first instruction and a second instruction to form a fused instruction to be processed by the execution circuit as a single instruction, the instruction fusion occurring when both the first and second instructions have been stored in the IBUF prior to issuance to the decode circuit, and wherein the first instruction was the last instruction to be stored in the IBUF prior to the second instruction being stored in the IBUF, such that the first and second instructions are stored adjacently in the IBUF.

    10.
    发明专利
    未知

    公开(公告)号：DE102009051388A1

    公开(公告)日：2010-05-06

    申请号：DE102009051388

    申请日：2009-10-30

    Applicant: INTEL CORP

    Inventor： OUZIEL IDO ,  RAPPOPORT LIHU ,  VALENTINE ROBERT ,  GABOR RON ,  RAGHUVANSHI PANKAJ

    IPC: G06F9/22 ,  G06F9/32

    Abstract: A technique to enable efficient instruction fusion within a computer system is disclosed. In one embodiment, a processor includes multiple cores, each including a first-level cache, a fetch circuit to fetch instructions, an instruction buffer (IBUF) to store instructions, a decode circuit to decode instructions, an execution circuit to execute decoded instructions, and an instruction fusion circuit to fuse a first instruction and a second instruction to form a fused instruction to be processed by the execution circuit as a single instruction, the instruction fusion occurring when both the first and second instructions have been stored in the IBUF prior to issuance to the decode circuit, and wherein the first instruction was the last instruction to be stored in the IBUF prior to the second instruction being stored in the IBUF, such that the first and second instructions are stored adjacently in the IBUF.

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