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1.发明专利
公开(公告)号：DE112011106003T5
公开(公告)日：2014-11-06
申请号：DE112011106003
申请日：2011-12-22
Applicant: INTEL CORP
Inventor： OSBORNE RANDY B , KUMAR RAJESH , THOMAS THOMAS P
Abstract: Eine Schnittstelle. Ein erster Satz von asymmetrischen Senderschaltungen auf einer ersten Chiplage mit Master-Gerät. Ein erster Teil aus asymmetrischen Empfängerschaltungen, die auf einer zweiten Chiplage liegen. Die Empfängerschaltungen verfügen über keinen Abschluss und keine Verzerrung. Die zweite Chiplage verfügt über ein Slave-Gerät, das auf das Master-Gerät der ersten Chiplage reagiert. Die leitfähigen Leitungen verbinden den ersten Satz der Transmitterschaltungen und den ersten Satz der Empfängerschaltungen. Die Längen der leitfähigen Leitungen sind angepasst.
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公开(公告)号：SG11201913689RA
公开(公告)日：2020-03-30
申请号：SG11201913689R
申请日：2017-09-13
Applicant: INTEL CORP , THOMAS THOMAS P , GOMES WILFRED , MAHAJAN RAVINDRANATH V , KUMAR RAJESH , BOHR MARK T , SUBBAREDDY DHEERAJ , NALAMALPU ANKIREDDY , KUMASHIKAR MAHESH
Inventor： THOMAS THOMAS P , GOMES WILFRED , MAHAJAN RAVINDRANATH V , KUMAR RAJESH , BOHR MARK T , SUBBAREDDY DHEERAJ , NALAMALPU ANKIREDDY , KUMASHIKAR MAHESH
IPC: H01L25/065 , H01L23/538
Abstract: A package substrate and a package assembly including a package substrate including a substrate body including a plurality of first contact points on a surface thereof configured for electrical connection to a first die and a plurality of second contact points on the surface configured for electrical connection to a second die; and a bridge coupled to the substrate body, the bridge including active device circuitry that is coupled to ones of the plurality of first contact points and ones of the plurality of second contact points. A method of forming a package assembly including coupling a first die to a package substrate, the package substrate including a bridge substrate including active device circuitry; and coupling a second die to the package substrate, wherein coupling the first die and the second die to the package substrate includes coupling the first die and the second die to the active circuitry.
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公开(公告)号：DE112011106014T5
公开(公告)日：2014-09-11
申请号：DE112011106014
申请日：2011-12-22
Applicant: INTEL CORP
Inventor： KURD NASSER A , THOMAS THOMAS P
Abstract: Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Eingabe-/Ausgabe-Schnittstellen. Eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die) stellt ein Taktsignal bereit, das eine Frequenz von 2F aufweist. Eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip ist mit der Filter-Phasenregelschleifenschaltung gekoppelt, um ein Taktsignal an Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen. Eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip ist mit der Filter-Phasenregelschleife gekoppelt, um ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.
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Patent Agency Ranking
公开(公告)号：EP1031183A4
公开(公告)日：2000-12-20
申请号：EP98946850
申请日：1998-09-03
Applicant: INTEL CORP
Inventor： THOMAS THOMAS P
CPC classification number: H03L7/099 , H03B2200/004 , H03B2200/0082 , H03B2201/0208 , H03L7/0891
Abstract: A Phase Lock Loop circuit (110) for providing a clock signal to an integrated IC chip. The PLL comprising a voltage tunable inductive-capacitive (LC) oscillator, a phase detector, a charge pump all coupled together to form a loop. A vco includes a varactor (150), inductor (130), and capacitances (160, 170, 180, 190, 185 and 195) forming the LC oscillator.
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公开(公告)号：DE112017008031T5
公开(公告)日：2020-07-02
申请号：DE112017008031
申请日：2017-09-13
Applicant: INTEL CORP
Inventor： THOMAS THOMAS P , GOMES WILFRED , MAHAJAN RAVINDRANATH V , KUMAR RAJESH , BOHR MARK T , SUBBAREDY DHEERAJ , NALAMALPU ANKIREDDY , KUMASHIKAR MAHESH
IPC: H01L25/065 , H01L23/538
Abstract: Ein Package-Substrat und eine Package-Anordnung, umfassend ein Package-Substrat, umfassend einen Substratkörper, umfassend eine Mehrzahl von ersten Kontaktpunkten auf einer Oberfläche davon, ausgebildet für elektrische Verbindung mit einem ersten Die, und eine Mehrzahl von zweiten Kontaktpunkten auf der Oberfläche, ausgebildet für elektrische Verbindung mit einem zweiten Die; und eine Brücke, die mit dem Substratkörper gekoppelt ist, die Brücke umfassend eine aktive Bauelementschaltungsanordnung, die mit einigen der Mehrzahl von ersten Kontaktpunkten und einigen der Mehrzahl von zweiten Kontaktpunkten gekoppelt ist. Ein Verfahren zum Bilden einer Package-Anordnung, umfassend ein Koppeln eines ersten Dies mit einem Package-Substrat, das Package-Substrat umfassend ein Brückensubstrat, umfassend eine aktive Bauelementschaltungsanordnung; und ein Koppeln eines zweiten Dies mit dem Package-Substrat, wobei ein Koppeln des ersten Dies und des zweiten Dies mit dem Package-Substrat ein Koppeln des ersten Dies und des zweiten Dies mit der aktiven Schaltungsanordnung umfasst.
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公开(公告)号：DE112011105991T5
公开(公告)日：2014-09-11
申请号：DE112011105991
申请日：2011-12-22
Applicant: INTEL CORP
Inventor： THOMAS THOMAS P , KULICK STANLEY S , OSBORNE RANDY B
Abstract: Eine Vorrichtung und System, um Verkehr auf einem chipinternen Netzwerk zu steuern. Ausführungsformen der Vorrichtung umfassen referenzbezogene Sendeschaltungen und referenzbezogene Empfangsschaltungen auf einem ersten Chip für die Kopplung mit einem zweiten Chip, wobei die Sendeschaltungen Impedanzanpassung und keine Entzerrung aufweisen und die Empfangsschaltungen keine Entzerrung aufweisen, wobei die Sendeschaltungen und die Empfangsschaltungen statisch konfigurierbare Merkmale aufweisen und in Clustern organisiert sind, und wobei die Cluster das gleiche physikalische Schicht-Schaltungsdesign für unterschiedliche Konfigurationen der konfigurierbaren Merkmale aufweisen und die konfigurierbaren Merkmale Halbduplexbetrieb und Vollduplexbetrieb einschließen, wobei der erste Chip und der zweite Chip sich im gleichen Gehäuse befinden, und wobei eine Vielzahl von leitfähigen Leitungen zur Kopplung des ersten Chips mit dem zweiten Chip gepaart sind.
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公开(公告)号：BR9813089A
公开(公告)日：2000-08-22
申请号：BR9813089
申请日：1998-09-03
Applicant: INTEL CORP
Inventor： THOMAS THOMAS P
Abstract: Briefly, in accordance with one embodiment of the invention, a circuit includes: a voltage tunable inductive-capacitive (LC) oscillator, a charge pump, and a phase detector. The oscillator, detector, and charge pump are coupled together to form a PLL.
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公开(公告)号：AU9377898A
公开(公告)日：1999-05-10
申请号：AU9377898
申请日：1998-09-03
Applicant: INTEL CORP
Inventor： THOMAS THOMAS P
Abstract: Briefly, in accordance with one embodiment of the invention, a circuit includes: a voltage tunable inductive-capacitive (LC) oscillator, a charge pump, and a phase detector. The oscillator, detector, and charge pump are coupled together to form a PLL.
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