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    A METHOD AND APPARATUS FOR FAST WAKE-UP OF ANALOG BIASES
    1.
    发明申请
    A METHOD AND APPARATUS FOR FAST WAKE-UP OF ANALOG BIASES 审中-公开
    快速唤醒模拟偏差的方法和装置

    公开(公告)号：WO2012012211A3

    公开(公告)日：2012-04-05

    申请号：PCT/US2011043514

    申请日：2011-07-11

    Applicant: INTEL CORP ,  MOSALIKANTI PRAVEEN ,  SRIDHARAN HARISHANKAR ,  SCHNEIDER JACOB ,  GORUR PUSHKAR ,  KURD NASSER A

    Inventor： MOSALIKANTI PRAVEEN ,  SRIDHARAN HARISHANKAR ,  SCHNEIDER JACOB ,  GORUR PUSHKAR ,  KURD NASSER A

    IPC: H03K17/04 ,  H03K5/13

    CPC classification number: H03K17/22 ,  H03K19/0008

    Abstract: Described herein is a method and apparatus to wake-up analog bias signals with minimum delay. The apparatus comprises a first logic unit operable to adjust a signal level of a gated bias signal via a first predetermined signal in response to a power-down event; a comparator operable to compare the gated bias signal with an un-gated bias signal, and operable to generate an output signal indicating the comparison result; and a self-timed logic unit coupled to the comparator and operable to generate a wake-up signal in response to an end of the power-down event and the output signal.

    Abstract translation: 这里描述的是以最小延迟唤醒模拟偏置信号的方法和设备。 该设备包括：第一逻辑单元，用于响应于断电事件而经由第一预定信号调整门控偏置信号的信号电平; 比较器，其可操作以比较所述门控偏置信号与非门控偏置信号，且可操作以产生指示所述比较结果的输出信号; 以及自定时逻辑单元，其耦合到所述比较器并且可操作以响应于所述断电事件和所述输出信号的结束而产生唤醒信号。

    Vorrichtung zum dynamischen Anpassen eines Taktgebers bezüglich Änderungen einer Stromversorgung
    3.
    发明专利
    Vorrichtung zum dynamischen Anpassen eines Taktgebers bezüglich Änderungen einer Stromversorgung 未知

    公开(公告)号：DE102014002283A1

    公开(公告)日：2014-09-11

    申请号：DE102014002283

    申请日：2014-02-19

    Applicant: INTEL CORP

    Inventor： ABDELMONEUM MOHAMED A ,  KURD NASSER A ,  LOTFY AMR M ,  ABD EL-MEJEED MAMDOUH O ,  ABDELSALAM MOHAMED A

    IPC: H03K3/00 ,  H03L7/08

    Abstract: Beschrieben wird eine integrierte Schaltung (integrated circuit (IC)) mit einer Vorrichtung zum dynamischen Anpassen eines Taktgebers, beispielsweise eines Phasenregelkreises (phase locked loop (PLL)), bezüglich Änderungen in einer Stromversorgung. Die Vorrichtung umfasst: einen Spannungsschwankungsdetektor, der mit einem Stromversorgungsknoten gekoppelt ist, wobei der Spannungsschwankungsdetektor ein digitales Codewort erzeugen soll, das eine Spannungsschwankung an dem Stromversorgungsknoten darstellt; und eine PLL, die einen Ringoszillator enthält, der mit dem Stromversorgungsknoten gekoppelt ist, wobei der Ringoszillator ein Ausgangstaktsignal erzeugen soll, wobei der Ringoszillator betrieben werden kann, um eine Frequenz des Ausgangstaktsignals gemäß dem digitalen Codewort anzupassen.

    Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Ein-/Ausgabe-Schnittstellen
    4.
    发明专利
    Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Ein-/Ausgabe-Schnittstellen 未知

    公开(公告)号：DE112011106014T5

    公开(公告)日：2014-09-11

    申请号：DE112011106014

    申请日：2011-12-22

    Applicant: INTEL CORP

    Inventor： KURD NASSER A ,  THOMAS THOMAS P

    IPC: G06F1/00 ,  G06F1/04 ,  G06F13/14 ,  H03L7/08

    Abstract: Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Eingabe-/Ausgabe-Schnittstellen. Eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die) stellt ein Taktsignal bereit, das eine Frequenz von 2F aufweist. Eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip ist mit der Filter-Phasenregelschleifenschaltung gekoppelt, um ein Taktsignal an Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen. Eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip ist mit der Filter-Phasenregelschleife gekoppelt, um ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.

    Sense amplifier
    5.
    发明专利
    Sense amplifier 未知

    公开(公告)号：AU1460800A

    公开(公告)日：2000-05-22

    申请号：AU1460800

    申请日：1999-11-01

    Applicant: INTEL CORP

    Inventor： KURD NASSER A

    IPC: H03F3/45 ,  H03K19/0185 ,  G11B19/00 ,  G11C7/00

    Abstract: A sense amplifier comprising first and second CMOS inverters, an pMOS current mirror, a nMOS current mirror, a source pMOSFET to source current, and a sink nMOSFET to sink current. The gate voltage of the first CMOS inverter is the input voltage and the gate voltage of the second CMOS inverter is at the reference voltage. The output voltage is at the drains of the first CMOS inverter. The pMOS and nMOS current mirrors provide active loads to the first and second CMOS inverters. The sense amplifier is self-biasing by connecting the gate of the source pMOSFET to the gates of the pMOS current mirror and by connecting the gate of the sink nMOSFET to the gates of the nMOS current mirror.

    Vorrichtung und Verfahren zur schnellen Phasenverriegelung
    6.
    发明专利
    Vorrichtung und Verfahren zur schnellen Phasenverriegelung 未知

    公开(公告)号：DE112013007280T5

    公开(公告)日：2016-04-14

    申请号：DE112013007280

    申请日：2013-09-26

    Applicant: INTEL CORP

    Inventor： LOTFY AMR M ,  DELSALAM MOHAMED A ,  ABDELMEJEED MAMDOH O ,  KURD NASSER A ,  ABDELMONEUM MOHAMED A ,  ELZINGA MARK ,  PARK YOUNG MIN ,  RAPETA JAGANNADHA R ,  MUSUNURI SURYA

    IPC: H03L7/08 ,  H03K3/027

    Abstract: Es wird eine integrierte Schaltung (IC) mit einer Phasenregelschleife mit der Fähigkeit zu Schnellverriegelung beschrieben. Die IC umfasst: einen Knoten zum Bereitstellen eines Referenztakts; einen digital gesteuerten Oszillator (DCO) zum Erzeugen eines Ausgangstakts; einen Teiler, der mit dem DCO gekoppelt ist, der Teiler zum Teilen des Ausgangstakts und Erzeugen eines Rückkopplungstakts; und Steuerlogik, die so ausgelegt ist, dass sie den DCO und den Teiler rücksetzt, und so ausgelegt ist, dass sie die Rücksetzung synchron mit dem Referenztakt freigibt. Es wird eine Vorrichtung zur Phasenfehlernullung bereitgestellt, die einen ersten Knoten zum Bereitstellen eines Referenztakts; einen zweiten Knoten zum Erzeugen eines Rückkopplungstakts; einen Zeit-Digital-Wandler, der mit den ersten und zweiten Knoten gekoppelt ist, um Phasenfehler zwischen den Referenz- und Rückkopplungstakten zu messen; ein digitales Filter; und eine Steuereinheit zum Anpassen des gemessenen Phasenfehlers und zum Bereitstellen des angepassten Phasenfehlers für das digitale Schleifenfilter umfasst.

    Verfahren und Vorrichtung für schnelles Aufwecken von analogen Vorspannungen
    7.
    发明专利
    Verfahren und Vorrichtung für schnelles Aufwecken von analogen Vorspannungen 未知

    公开(公告)号：DE112011102403B4

    公开(公告)日：2016-01-21

    申请号：DE112011102403

    申请日：2011-07-11

    Applicant: INTEL CORP

    Inventor： MOSALIKANTI PRAVEEN ,  SRIDHARAN HARISHANKAR ,  SCHNEIDER JACOB ,  GORUR PUSHKAR ,  KURD NASSER A

    IPC: H03K19/00 ,  H03K19/01

    Abstract: Vorrichtung, die Folgendes umfasst: eine erste Logikeinheit, die dafür geeignet ist, einen Signalpegel eines gegatterten Vorspannungssignals mit Hilfe eines ersten zuvor festgelegten Signals in Reaktion auf ein Abschaltereignis zu justieren; einen Komparator, der dafür geeignet ist, das gegatterte Vorspannungssignal mit einem ungegatterten Vorspannungssignal zu vergleichen, und dafür geeignet ist, ein Ausgangssignal zu erzeugen, das das Vergleichsergebnis anzeigt; und eine selbstgetaktete Logikeinheit, die mit dem Komparator gekoppelt ist und dafür geeignet ist, ein Aufwecksignal in Reaktion auf ein Ende des Abschaltereignisses und das Ausgangssignal zu erzeugen.

    A CMOS data receiver with insensitivity to common-mode voltages
    9.
    发明专利
    A CMOS data receiver with insensitivity to common-mode voltages 未知

    公开(公告)号：GB2343574A

    公开(公告)日：2000-05-10

    申请号：GB9925868

    申请日：1999-11-01

    Applicant: INTEL CORP

    Inventor： KURD NASSER A

    IPC: H03F3/45 ,  H03K19/0185

    Abstract: The input stage of a CMOS data receiver comprises an inverter 518,520 with active loads 502,508. When the reference voltage is relatively high, the PMOS active load 502 sources more current to match the current sunk by NMOS input transistor 520. When the common mode voltage is low, the NMOS active load 508 sinks more current to match the current sourced by PMOS input transistor 518. Rising and falling delay times are insensitive to the reference voltage. The source and sink transistors 510,512 are connected to the current mirrors 502,504 and 506,508 to provide self-biasing.

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