公开(公告)号：BR112021015821A2

公开(公告)日：2021-11-03

申请号：BR112021015821

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  XAVIER BINOJ ,  FINLEY ERIC ,  RAJWANI IQBAL ,  MASTRONARDE JOSH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  CHENEY LANCE ,  TESHOME MELAKU ,  MATAM NAVEEN ,  JAHAGIRDAR SANJEEV ,  GEORGE VARGHESE ,  VEMULAPALLI VIKRANTH

IPC: G06F13/40 ,  H01L25/11

Abstract: processador gráfico de uso geral, método, meio legível por máquina não transitório, uma ou mais mídias legíveis por máquina não transitórias e sistema de processamento de dados. as modalidades descritas no presente documento fornecem técnicas para desagregar uma arquitetura de um sistema em um chip de circuito integrado em múltiplos chiplets distintos que podem ser empacotados em um chassi comum. em uma modalidade, uma unidade de processamento gráfico ou processador paralelo é composta de diversos chiplets de silício que são fabricados separadamente. um chiplet é um circuito integrado pelo menos parcialmente empacotado que inclui unidades distintas de lógica que podem ser montadas com outros chiplets em um pacote maior. um conjunto diversificado de chiplets com lógica de núcleo de ip diferente pode ser montado em um dispositivo único.

公开(公告)号：ES2993373T3

公开(公告)日：2024-12-27

申请号：ES21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18

Abstract: La presente divulgación proporciona un aparato que comprende un conjunto de paquetes que comprende una pluralidad de chiplets y una pluralidad de estructuras de interconexión. La pluralidad de chiplets incluye un primer chiplet que comprende un primer chiplet base acoplado a una interconexión de puente y una estructura de interconexión. El primer chiplet base incluye una estructura de interconexión y una primera pluralidad de bancos de caché de nivel 3 para almacenar en caché datos leídos desde y transmitidos a una memoria, un segundo chiplet que comprende un segundo chiplet base, el segundo chiplet acoplado al primer chiplet sobre la interconexión de puente; y un tercer chiplet que incluye una segunda pluralidad de bancos de caché de nivel 3, el tercer chiplet apilado sobre el primer chiplet base en una disposición 3D y acoplado al primer chiplet base sobre la estructura de interconexión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：FI3964969T3

公开(公告)日：2024-09-17

申请号：FI21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18

Abstract: The present disclosure provides an apparatus comprising a package assembly that includes a first base chiplet, a first logic chiplet stacked on the first base chiplet, a first interconnect structure to couple the cluster of compute units to the first interconnect fabric, a second base chiplet coupled to the first base chiplet by a second interconnect structure, a second logic chiplet stacked on the second base chiplet, and a third interconnect structure to couple the second logic chiplet to the second interconnect fabric. In the provided apparatus, the first logic chiplet is manufactured using a different process technology than that used to manufacture the first and second base chiplets.

公开(公告)号：DK3964969T3

公开(公告)日：2024-09-23

申请号：DK21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18