公开(公告)号：WO2013016345A2

公开(公告)日：2013-01-31

申请号：PCT/US2012047991

申请日：2012-07-24

Applicant: INTEL CORP ,  SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

IPC: G06F12/10 ,  G06F15/80

CPC classification number: G06F12/1027 ,  G06F12/1081 ,  G06F2212/1016 ,  G06F2212/1048 ,  G06F2212/303 ,  G06F2212/682 ,  G06F2212/683

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.

Abstract translation: 公开了用于在多核系统中共享虚拟存储器的异构设备的有效TLB（转换后备缓冲器）击穿的方法和装置。 用于有效的TLB击倒的装置的实施例可以包括用于存储虚拟地址转换条目的TLB和与TLB耦合的存储器管理单元，以维护对应于虚拟地址转换条目的PASID（进程地址空间标识符）状态条目 。 PASID状态条目可以包括活动参考状态和惰性无效状态。 响应于从多核系统中的设备接收到PASID状态更新请求并且读取PASID状态条目的惰性无效状态，存储器管理单元可执行PASID状态条目的原子修改。 存储器管理单元可以在响应于相应的惰性无效化状态的激活之前向设备发送PASID状态更新响应以同步TLB条目。

公开(公告)号：WO2013006406A3

公开(公告)日：2013-03-28

申请号：PCT/US2012044837

申请日：2012-06-29

Applicant: INTEL CORP ,  FARRELL ROBERT L ,  ADL-TABATABAI ALI-REZA ,  KOKER ALTUG

Inventor： FARRELL ROBERT L ,  ADL-TABATABAI ALI-REZA ,  KOKER ALTUG

IPC: G06F9/06 ,  G06F9/44

CPC classification number: G06F9/544 ,  G06F9/545

Abstract: A method and system to facilitate a user level application executing in a first processing unit to enqueue work or task(s) safely for a second processing unit without performing any ring transition. For example, in one embodiment of the invention, the first processing unit executes one or more user level applications, where each user level application has a task to be offloaded to a second processing unit. The first processing unit signals the second processing unit to handle the task from each user level application without performing any ring transition in one embodiment of the invention.

Abstract translation: 一种促进在第一处理单元中执行的用户级应用程序以对第二处理单元安全地排队工作或任务而不执行任何环转换的方法和系统。 例如，在本发明的一个实施例中，第一处理单元执行一个或多个用户级应用，其中每个用户级应用具有卸载到第二处理单元的任务。 在本发明的一个实施例中，第一处理单元用信号通知第二处理单元来处理来自每个用户级应用的任务而不执行任何环转移。

公开(公告)号：WO2009120997A3

公开(公告)日：2009-12-30

申请号：PCT/US2009038627

申请日：2009-03-27

Applicant: INTEL CORP ,  OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

IPC: G06F12/00 ,  G06F9/00 ,  G06T1/00 ,  H04L12/00

CPC classification number: G06F12/0831 ,  G06F12/0811 ,  G06F12/0822 ,  G06F12/0828 ,  G06F12/0835 ,  G06F13/1668 ,  G06F13/28 ,  G06F13/4282 ,  G06F2212/283 ,  G06F2212/60 ,  G06F2212/621 ,  G06F2213/0026 ,  G06T1/60 ,  G11C7/1072

Abstract: A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.

Abstract translation: 一种技术，可以在不同缓存一致性域内的代理之间共享信息。 在一个实施例中，图形设备可以使用由一个或多个处理核心使用的一个或多个高速缓存来存储或读取信息，该信息可以由一个或多个处理核心以不影响与该处理核心有关的编程和一致性规则的方式 图形设备。

公开(公告)号：EP3161783A4

公开(公告)日：2018-03-07

申请号：EP15814544

申请日：2015-05-13

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ALI AKIF

IPC: G06T1/20 ,  H04L12/933

CPC classification number: G06T1/20 ,  G06F15/08 ,  G06T1/60 ,  G06T11/001 ,  G06T15/005 ,  G06T15/80 ,  H04L49/109

Abstract: In on embodiment, a hybrid fabric interconnects multiple graphics processor cores within a processor. The hybrid fabric interconnect includes multiple data channels, including programmable virtual data channels. The virtual data channels carry multiple traffic classes of packet-based messages. The virtual data channels and multiple traffic classes may be assigned one of multiple priorities. The virtual data channels may be arbitrated independently. The hybrid fabric is scalable and can support multiple topologies, including multiple stacked integrated circuit topologies.

公开(公告)号：EP3074866A4

公开(公告)日：2017-12-27

申请号：EP13898093

申请日：2013-11-27

Applicant: INTEL CORP

Inventor： COWPERTHWAITE DAVID J ,  RAMADOSS MURALI ,  SHAH ANKUR N ,  VEMBU BALAJI ,  KOKER ALTUG ,  NAVALE ADITYA

IPC: G06F9/46 ,  G06F9/455 ,  G06F9/50 ,  G06T1/20

CPC classification number: G06F9/45558 ,  G06F9/4555 ,  G06F9/5044 ,  G06F9/5077 ,  G06F2009/4557 ,  G06F2009/45579 ,  G06F2009/45583 ,  G06T1/20 ,  G06T2200/28

Abstract: In an embodiment, a system includes a graphics processing unit (GPU) that includes one or more GPU engines, and a microcontroller. The microcontroller is to assign a respective schedule slot for each of a plurality of virtual machines (VMs). When a particular VM is scheduled to access a first GPU engine, the particular VM has exclusive access to the first GPU engine. Other embodiments are described and claimed.

公开(公告)号：EP3005125A4

公开(公告)日：2017-02-15

申请号：EP13885498

申请日：2013-05-31

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  PIAZZA THOMAS A ,  SUNDARESAN MURALI

IPC: G06F12/08 ,  G06F12/0804 ,  G06F12/0817 ,  G06F12/0831 ,  G06F12/0846 ,  G06F12/0853 ,  G06F12/0875

CPC classification number: G06F12/0804 ,  G06F12/0808 ,  G06F12/0811 ,  G06F12/0822 ,  G06F12/0831 ,  G06F12/0846 ,  G06F12/0853 ,  G06F12/0875 ,  G06F12/128 ,  G06F2212/621

Abstract: In accordance with some embodiments, a scatter/gather memory approach may be enabled that is exposed or backed by system memory and uses conventional tags and addresses. Thus, such a technique may be more amenable to conventional software developers and their conventional techniques.

Abstract translation: 根据一些实施例，可以启用由系统存储器公开或支持并使用常规标签和地址的分散/聚集存储器方法。 因此，这种技术可能更适合于常规软件开发人员及其常规技术。

公开(公告)号：EP3014456A4

公开(公告)日：2017-01-18

申请号：EP13888103

申请日：2013-06-24

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  NAVALE ADITYA

IPC: G06F12/08 ,  G06F3/14

CPC classification number: G06T1/60 ,  G06F12/0802 ,  G06F2212/455 ,  G09G5/363 ,  G09G5/393 ,  G09G2360/121 ,  G09G2360/122

公开(公告)号：EP2798455A4

公开(公告)日：2015-10-21

申请号：EP11878425

申请日：2011-12-30

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  NAVALE ADITYA ,  VEMBU BALAJI ,  RAMADOSS MURALI

IPC: G06F9/48 ,  G06F9/54 ,  G06F12/08 ,  G06F13/10 ,  G06F15/167

CPC classification number: G06F9/50 ,  G06F9/4812 ,  G06F9/545 ,  G06F12/1491 ,  G06F15/167

Abstract: Transitions to ring 0, each time an application wants to use an adjunct processor, are avoided, saving central processor operating cycles and improving efficiency. Instead, initially each application is registered and setup to use adjunct processor resources in ring 3.

Abstract translation: 每次应用程序想要使用辅助处理器时，转换为0，可以避免，节省中央处理器的运行周期并提高效率。 相反，最初每个应用程序都注册并设置为在环3中使用辅助处理器资源。

公开(公告)号：PL3866009T3

公开(公告)日：2025-04-28

申请号：PL21156446

申请日：2018-04-09

Applicant: INTEL CORP

Inventor： RAMADOSS MURALI ,  VEMBU BALAJI ,  SAMSON ERIC C ,  TIAN KUN ,  COWPERTHWAITE DAVID J ,  KOKER ALTUG ,  WANG ZHI ,  RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM M ,  APPU ABHISHEK R

IPC: G06F9/48 ,  G06F9/50 ,  G06T1/20

公开(公告)号：DE102015002366B4

公开(公告)日：2024-10-17

申请号：DE102015002366

申请日：2015-02-25

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  NAVALE ADITYA

IPC: G06F9/50 ,  G06F12/0813 ,  G06T1/60

Abstract: System zum Implementieren einer Graphik-Cache-Hierarchie, wobei das System Folgendes umfasst:eine Anzeige zum Darstellen von visuellem Inhalt;einen System-Cache (12), der mit einem oder mit mehreren Host-Prozessoren (14) und mit einem Systemspeicher (18) gekoppelt ist;eine Graphikschnittstelle (22), die mit dem System-Cache (12) gekoppelt ist; undeinen Graphikprozessor (20), der mit der Graphikschnittstelle (22) gekoppelt ist, wobei der Graphikprozessor (20) Folgendes enthält:einen physikalisch verteilten Satz von Rechen-Slices (24), um mehrere Arbeitseinheiten auszuführen, die dem visuellen Inhalt zugeordnet sind, wobei jeder Rechen-Slice (24) mehrere Ausführungsblöcke (28) mit jeweils mehreren Ausführungseinheiten (34) aufweist, undeine Cache-Fabric, um eine Kohärenz einer oder mehrerer Speicherzeilen, die den mehreren Arbeitseinheiten zugeordnet sind, über den Graphikprozessor (20), den Systemspeicher (18) und den einen oder die mehreren Host-Prozessoren (14) aufrechtzuerhalten, wobei die Cache-Fabric Folgendes enthält:mehrere Caches der ersten Ebene, L1-Caches, wobei jeder L1-Cache für einen Ausführungsblock eines Rechen-Slice (24) vorgesehen ist,eine physikalisch verteilte gemeinsam genutzte Cache-Struktur (30), wobei die Kohärenz der einen oder der mehreren Speicherzeilen über die mehreren L1-Caches und die gemeinsam genutzte Cache-Struktur (30) über den physisch verteilten Satz von Rechen-Slices (24) aufrechterhalten werden soll, wobei die gemeinsam genutzte Cache-Struktur (30) einen Level-Zwei-, L2,-Cache mit einer Vielzahl von Bänken aufweist, und wobei die gemeinsam genutzte Cache-Struktur (30) dazu eingerichtet ist, mindestens eine der einen oder mehreren Speicherzeilen über die Vielzahl von Bänken zu hashen, undmehrere Kreuzschienenknoten (32) zum Verfolgen der einen oder der mehreren Speicherzeilen, wobei jeder Kreuzschienenknoten (32) für ein Rechen-Slice (24) vorgesehen ist und jeder Kreuzschienenknoten (32) der Vielzahl von Kreuzschienenknoten (32) mit dem L1-Cache jedes der Vielzahl von Ausführungsblöcken (28) des Rechen-Slice (24) verbunden ist, dem der Kreuzschienenknoten (32) zugeordnet ist, wobei die mehreren Kreuzschienenknoten (32) ferner dazu dienen, eine oder mehrere Snoop-Anforderungen, die von dem System-Cache (12) ausgehen, über die Graphikschnittstelle (22) an die gemeinsam genutzte Cache-Struktur (30) und an die mehreren L1-Caches zu verteilen, eines oder mehrere Snoop-Ergebnisse von der gemeinsam genutzten Cache-Struktur (30) und von den mehreren L1-Caches zu sammeln und das eine oder die mehreren Snoop-Ergebnisse an den System-Cache (12) zu übermitteln.