公开(公告)号：AT552557T

公开(公告)日：2012-04-15

申请号：AT09717759

申请日：2009-02-04

Applicant: QUALCOMM INC

Inventor： MAO JIAN ,  SANKURATRI RAGHU

IPC: G06F13/16 ,  G06F13/42

Abstract: Apparatuses and methods for dual channel memory architecture with reduced interface pin requirements are presented. One memory architecture includes a memory controller, a first memory device coupled to the memory controller by a shared address bus and a first clock signal, and a second memory device coupled to the memory controller by the shared address bus and a second clock signal, where the polarity of the second clock signal is opposite of the first clock signal. A method for performing data transactions is presented. The method includes providing addressing signals over a shared address bus to a first memory device and a second memory device, providing clock signals to the memory devices which are reversed in polarity, where the clock signals are derived from a common clock signal, and transferring data to the memory devices over separate narrow data buses in an alternating manner based upon the clock signals.

公开(公告)号：HUE039886T2

公开(公告)日：2019-02-28

申请号：HUE10752664

申请日：2010-08-26

Applicant: QUALCOMM INC

Inventor： SANKURATRI RAGHU ,  DROP MICHAEL ,  MAO JIAN

IPC: G06F13/16

公开(公告)号：ES2682602T3

公开(公告)日：2018-09-21

申请号：ES10752664

申请日：2010-08-26

Applicant: QUALCOMM INC

Inventor： SANKURATRI RAGHU ,  DROP MICHAEL ,  MAO JIAN

IPC: G06F13/16

Abstract: Una estructura de memoria, que comprende: un controlador de memoria (220; 310) configurado para recibir una señal de reloj y para ser acoplado a una pluralidad de módulos de memoria (320; 330) a través de buses de datos independientes; en el que el controlador de memoria está configurado para ser acoplado a cada módulo de memoria de la pluralidad de módulos de memoria a través de un bus de dirección y control común (360); en el que el controlador de memoria (220; 310) está configurado para enviar una señal de selección de chip independiente a cada módulo de memoria de la pluralidad de módulos de memoria (320; 330) para intercambiar funcionamientos entre la pluralidad de módulos de memoria, en el que la activación de una selección de chip permite el funcionamiento del módulo de memoria al que se envía la selección de chip; en el que el controlador de memoria (220; 310) está configurado además para emitir un primer comando (510) a un primero de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común y para emitir un segundo comando (540 ) a un segundo de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común (360) durante un período de tiempo posterior a la emisión del primer comando (510), caracterizado por que el controlador de memoria (220; 310) está configurado para hacer funcionar la estructura de memoria en un modo de doble canal enviando una señal de habilitación de reloj independiente y una señal de selección de chip independiente a cada uno de la pluralidad de módulos de memoria y hacer funcionar la estructura de memoria en un modo de un único canal enviando la misma señal de habilitación de reloj y la misma señal de selección de chip a cada uno de la pluralidad de módulos de memoria.

公开(公告)号：WO2014035694A2

公开(公告)日：2014-03-06

申请号：PCT/US2013055369

申请日：2013-08-16

Applicant: QUALCOMM INC

Inventor： GOEL VINEET ,  MAO JIAN ,  MOEZZI MADANI NARIMAN

IPC: G06T17/20

CPC classification number: G06T1/60 ,  G06T17/20

Abstract: Techniques described in the disclosure are generally related to generating points of a domain. A tessellation unit may determine outer ring point coordinates for a point of an outer ring of the domain, and inner ring point coordinates for a point of an inner ring of the domain. The inner ring is inner to the outer ring within the domain. The tessellation unit may enqueue the inner ring point coordinates at a location of a queue, read the inner ring point coordinates from the queue, and read the outer ring point coordinates from the queue when the outer ring is not an outermost ring, where the outer ring point coordinates were previously enqueued in the queue when the outer ring was a previous inner ring. The tessellation unit may connect the inner ring coordinates and the outer ring coordinates each of which being read from the queue.

Abstract translation: 本公开中描述的技术通常与域的生成点相关。 细分单元可以确定域的外环的点的外环点坐标，以及域的内环的点的内环点坐标。 内圈在外圈内部。 镶嵌单元可以排队队列中的内环点坐标，从队列中读取内环点坐标，当外圈不是最外圈时，从队列中读取外环点坐标，其中外圈 当外圈是先前的内圈时，戒指坐标先前排队。 该细分单元可以连接内环坐标和从队列读取的外环坐标。