中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

12 records (took 0.02 seconds)

    1.
    发明专利
    未知

    公开(公告)号：AT552557T

    公开(公告)日：2012-04-15

    申请号：AT09717759

    申请日：2009-02-04

    Applicant: QUALCOMM INC

    Inventor： MAO JIAN ,  SANKURATRI RAGHU

    IPC: G06F13/16 ,  G06F13/42

    Abstract: Apparatuses and methods for dual channel memory architecture with reduced interface pin requirements are presented. One memory architecture includes a memory controller, a first memory device coupled to the memory controller by a shared address bus and a first clock signal, and a second memory device coupled to the memory controller by the shared address bus and a second clock signal, where the polarity of the second clock signal is opposite of the first clock signal. A method for performing data transactions is presented. The method includes providing addressing signals over a shared address bus to a first memory device and a second memory device, providing clock signals to the memory devices which are reversed in polarity, where the clock signals are derived from a common clock signal, and transferring data to the memory devices over separate narrow data buses in an alternating manner based upon the clock signals.

    3.
    发明专利
    未知

    公开(公告)号：BRPI0416892A

    公开(公告)日：2007-03-06

    申请号：BRPI0416892

    申请日：2004-11-24

    Applicant: QUALCOMM INC

    Inventor： PATEL JAGRUT V ,  CHUN DEXTER TAMIO ,  BULLARD GREGORY ,  SANKURATRI RAGHU ,  PRABHAKARAN RAJEEV ,  KAPOOR SANAT

    IPC: G01R35/00 ,  G06F1/14

    Abstract: Systems and techniques are disclosed relating to calibrating an integrated circuit to an electronic component. The systems and techniques include an integrated circuit configured to generate a system clock and an external clock having a programmable delay from the system clock. The integrated circuit may also be configured to provide the external clock to the electronic component to support communications therewith, communicate with the electronic component, and calibrate the external clock delay as a function of the communications.

    METHOD AND APPARATUS FOR ACTIVATING A HIGH FREQUENCY CLOCK FOLLOWING A SLEEP MODE WITHIN A MOBILE STATION OPERATING IN A SLOTTED PAGING MODE
    4.
    发明专利
    METHOD AND APPARATUS FOR ACTIVATING A HIGH FREQUENCY CLOCK FOLLOWING A SLEEP MODE WITHIN A MOBILE STATION OPERATING IN A SLOTTED PAGING MODE 未知

    公开(公告)号：CA2387676A1

    公开(公告)日：2001-05-10

    申请号：CA2387676

    申请日：2000-11-03

    Applicant: QUALCOMM INC

    Inventor： YU NICHOLAS K ,  EASTON KENNETH D ,  SANKURATRI RAGHU

    IPC: H03L7/00 ,  H04B1/16 ,  H04B7/26 ,  H04M1/73 ,  H04W52/02 ,  H04Q7/32

    Abstract: A technique is described for activating an active-mode high frequency clock (102) following a sleep period for use within a mobile station wherein selected components of the mobile station operate using a low power, low frequency sleep-mode clock (104) during the sleep period and the faster high frequency active-mode clock (102) during non-sleep periods. In one embodimen t, the technique is implemented by a device having a wake-up estimation unit (108) for estimating a wake up time using the sleep-mode clock (104) and a frequency drift compensation unit for compensating for any error in the estimated wake up time caused by frequency drift in the sleep-mode clock (104). An off-set time compensation unit (112) is also provided for compensating for a lack of precision in the low frequency sleep-mode clock (104) resulting in a possible error in the estimated wake up time. The lack of precision can result in an initial timing off-set error at the beginning of the sleep period and a final timing off-set error at the end of the sleep period. Both the frequency drift compensation unit (110) and the off-set tim e compensation unit employ a high frequency transition-mode clock signal for u se in calculating the time required to adjust the wake-up time. The transition- mode clock (106), which may have the same frequency as the active-mode clock (102), is employed only at the beginning and end of the sleep period and is deactivated throughout most of the sleep period to reduce power consumption.

    Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal
    6.
    发明专利
    Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal 未知

    公开(公告)号：ES2682602T3

    公开(公告)日：2018-09-21

    申请号：ES10752664

    申请日：2010-08-26

    Applicant: QUALCOMM INC

    Inventor： SANKURATRI RAGHU ,  DROP MICHAEL ,  MAO JIAN

    IPC: G06F13/16

    Abstract: Una estructura de memoria, que comprende: un controlador de memoria (220; 310) configurado para recibir una señal de reloj y para ser acoplado a una pluralidad de módulos de memoria (320; 330) a través de buses de datos independientes; en el que el controlador de memoria está configurado para ser acoplado a cada módulo de memoria de la pluralidad de módulos de memoria a través de un bus de dirección y control común (360); en el que el controlador de memoria (220; 310) está configurado para enviar una señal de selección de chip independiente a cada módulo de memoria de la pluralidad de módulos de memoria (320; 330) para intercambiar funcionamientos entre la pluralidad de módulos de memoria, en el que la activación de una selección de chip permite el funcionamiento del módulo de memoria al que se envía la selección de chip; en el que el controlador de memoria (220; 310) está configurado además para emitir un primer comando (510) a un primero de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común y para emitir un segundo comando (540 ) a un segundo de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común (360) durante un período de tiempo posterior a la emisión del primer comando (510), caracterizado por que el controlador de memoria (220; 310) está configurado para hacer funcionar la estructura de memoria en un modo de doble canal enviando una señal de habilitación de reloj independiente y una señal de selección de chip independiente a cada uno de la pluralidad de módulos de memoria y hacer funcionar la estructura de memoria en un modo de un único canal enviando la misma señal de habilitación de reloj y la misma señal de selección de chip a cada uno de la pluralidad de módulos de memoria.

    PROCEDIMIENTO Y APARATO PARA REACTIVAR UNA ESTACION MOVIL DESPUES DE UN PERIODO DE REPOSO.
    8.
    发明专利
    PROCEDIMIENTO Y APARATO PARA REACTIVAR UNA ESTACION MOVIL DESPUES DE UN PERIODO DE REPOSO. 未知

    公开(公告)号：ES2322792T3

    公开(公告)日：2009-06-29

    申请号：ES00980283

    申请日：2000-11-03

    Applicant: QUALCOMM INC

    Inventor： YU NICHOLAS K ,  EASTON KENNETH D ,  SANKURATRI RAGHU

    IPC: H04W52/02 ,  H03L7/00 ,  H04B1/02 ,  H04B1/16 ,  H04B7/26 ,  H04M1/73

    Abstract: Un dispositivo (100) para activar un reloj (102) de modo activo después de un periodo de reposo para su uso en una estación móvil en el que componentes seleccionados de la estación móvil operan usando un reloj (104) de modo de reposo durante el periodo de reposo y un reloj (102) de modo activo más rápido durante periodos que no son de reposo comprendiendo dicho dispositivo: medios para estimar (108) un tiempo de reactivación usando el reloj (104) de modo de reposo; medios para compensar errores en el tiempo de reactivación estimado provocados por diferencias de precisión entre el reloj (104) de modo de reposo y el reloj (102) de modo activo; y medios para activar (114) el reloj (102) de modo activo en el tiempo de reactivación compensado; en el que los medios para compensar están configurados para usar un reloj (106) de modo de transición, que se emplea tanto al comienzo como al final de cada periodo de reposo, para compensar dichos errores, en el que dicho reloj (106) de modo de transición tiene una frecuencia sustancialmente mayor que la del reloj de modo de reposo.

Patent Agency Ranking