公开(公告)号：FR3123743A1

公开(公告)日：2022-12-09

申请号：FR2105795

申请日：2021-06-02

Applicant: ST MICROELECTRONICS ALPS SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： ROMAIN FABRICE ,  JOURNET FABIEN

IPC: G06F21/75 ,  G06F7/44

Abstract: Après une première phase de multiplication au sein d’un circuit électronique de multiplication (CRT), d’un premier opérande (Ai) par un deuxième opérande (Bi) conduisant à une délivrance successive de mots de résultats de poids faibles de cette première multiplication, on procède au sein dudit circuit (CRT), au cours d’une deuxième phase, à une deuxième multiplication, dite fausse multiplication, du premier opérande par un opérande supplémentaire (OPSi) générant une consommation de courant sensiblement équivalente à celle de la première phase et permettant la délivrance des mots de résultats de poids forts de la multiplication effectuée dans la première phase. Les opérandes supplémentaires ne sont pas tous identiques. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3098949A1

公开(公告)日：2021-01-22

申请号：FR1907911

申请日：2019-07-15

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS ALPS SAS

Inventor： BENVENISTE MARC ,  JOURNET FABIEN ,  MARINET FABRICE

IPC: G06F21/44 ,  H04L9/32

Abstract: Fonction à sens unique La présente description concerne un procédé de mise en oeuvre d'une première fonction à sens unique par un dispositif dans lequel : - une deuxième fonction (551) prend en compte des états de noeuds numériques (51) répartis dans des circuits (53) du dispositif mettant en oeuvre des troisièmes fonctions ; - lesdits états des noeuds (51) dépendent d'un résultat (R) précédent de la première fonction ; et - dans lequel la deuxième fonction (551) et/ou les troisième fonctions sont des fonctions à sens unique. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3096206A1

公开(公告)日：2020-11-20

申请号：FR1905209

申请日：2019-05-17

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： JOURNET FABIEN ,  LINGE YANIS

IPC: H04L9/00

Abstract: Le circuit intégré (CI) d’un module sécurisé (2) comprend un premier registre (6) contenant un premier masque (B), un deuxième registre (7) contenant des données masquées (A), le premier masque et lesdites données masquées formant une clé secrète, et des moyens de traitement (9, 10, 11, OP1, OP2) configurés pour générer un deuxième masque (M) et à masquer la clé secrète lorsque la clé secrète n’est pas utilisée pour une opération de chiffrement et lors de la réception d’un signal de validation (VALID), les premier et deuxième registres étant disposés dans le module sécurisé de sorte que les sorties de ces registres ne soient pas optiquement visualisables simultanément. Figure pour l’abrégé : Fig 1