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公开(公告)号：FR3123743A1
公开(公告)日：2022-12-09
申请号：FR2105795
申请日：2021-06-02
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE , JOURNET FABIEN
Abstract: Après une première phase de multiplication au sein d’un circuit électronique de multiplication (CRT), d’un premier opérande (Ai) par un deuxième opérande (Bi) conduisant à une délivrance successive de mots de résultats de poids faibles de cette première multiplication, on procède au sein dudit circuit (CRT), au cours d’une deuxième phase, à une deuxième multiplication, dite fausse multiplication, du premier opérande par un opérande supplémentaire (OPSi) générant une consommation de courant sensiblement équivalente à celle de la première phase et permettant la délivrance des mots de résultats de poids forts de la multiplication effectuée dans la première phase. Les opérandes supplémentaires ne sont pas tous identiques. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3100347B1
公开(公告)日：2022-07-22
申请号：FR1909723
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： ROMAIN FABRICE , LISART MATHIEU , ARNOULD PATRICK
IPC: G06F12/02
Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3100347A1
公开(公告)日：2021-03-05
申请号：FR1909723
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： ROMAIN FABRICE , LISART MATHIEU , ARNOULD PATRICK
IPC: G06F12/02
Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101980B1
公开(公告)日：2021-12-10
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101981B1
公开(公告)日：2021-11-12
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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Patent Agency Ranking
公开(公告)号：FR3100346A1
公开(公告)日：2021-03-05
申请号：FR1909725
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE , LISART MATHIEU
IPC: G06F11/16
Abstract: Détection d'erreurs La présente description concerne un procédé de détection d'une erreur d'écriture d'une donnée (Data5) en mémoire dans lequel : - au moins deux parties (Code5A, Code5B) de même taille d'un mot binaire (Code5) représentatif de ladite donnée (Data5) sont stockées à la même adresse (AddL5) dans au moins deux circuits mémoire (51, 52) identiques ; et - des signaux internes de commande des deux circuits mémoire (51, 52) sont comparés. Figure pour l'abrégé : Fig. 10
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公开(公告)号：FR3101981A1
公开(公告)日：2021-04-16
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101980A1
公开(公告)日：2021-04-16
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3071350A1
公开(公告)日：2019-03-22
申请号：FR1758564
申请日：2017-09-15
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE
Abstract: L'invention concerne un système de contrôle d'accès à une mémoire comprenant : un dispositif de traitement (302) adapté à fonctionner dans plusieurs modes de fonctionnement et à accéder à une mémoire (200) au moyen de plusieurs alias d'adresse ; et un circuit de vérification (312) configuré pour : recevoir, en relation avec une première opération d'écriture dans un premier emplacement de mémoire de la mémoire (200), une indication d'un alias d'adresse desdits plusieurs alias d'adresse associés à la première opération d'écriture ; vérifier que le mode de fonctionnement courant du dispositif de traitement permet au dispositif de traitement d'écrire dans la mémoire au moyen dudit alias d'adresse ; recevoir, au cours de la première opération de lecture, un premier marqueur stocké dans le premier emplacement de mémoire ; et vérifier, à partir du premier marqueur et du premier alias d'adresse, que le dispositif de traitement est autorisé à accéder au premier emplacement de mémoire.
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公开(公告)号：FR3007168A1
公开(公告)日：2014-12-19
申请号：FR1355727
申请日：2013-06-18
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： FARISON DENIS , ROMAIN FABRICE , LAURENCIN CHRISTOPHE
IPC: G06F21/44
Abstract: L'invention concerne un procédé de vérification de l'authenticité d'un produit associé à un dispositif hôte, dans lequel le produit contient, dans des segments d'une mémoire non-volatile , plusieurs fonctions différentes (FCTi) stockées de façon chiffrée (CSEGi), dans lequel dans une première phase le dispositif hôte envoie (ACT SEGi) une commande d'exécution d'une fonction, le produit déchiffre la fonction et la stocke non chiffrée en mémoire non volatile ; et dans une deuxième phase le dispositif hôte envoie une commande d'exécution de la fonction déchiffrée, le produit exécute la fonction et envoie un résultat (RESULT) de cette exécution au dispositif hôte.
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