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公开(公告)号：FR3061580A1
公开(公告)日：2018-07-06
申请号：FR1750027
申请日：2017-01-03
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS , FORT JIMMY
IPC: G06F21/81
Abstract: Dispositif électronique (CI) comprenant au moins un circuit logique (CL) qui comporte une première borne (B1) destinée à recevoir une tension d'alimentation (Vdd), une deuxième borne (B2) destinée à recevoir une tension de référence (GND), et au moins une borne de sortie (S), la borne de sortie (S) étant configurée pour délivrer un signal pouvant être dans un état haut ou un état bas, au moins un circuit auxiliaire (AUX) couplé entre la première borne (B1) et la deuxième borne (B2) et configuré pour générer ou non de façon aléatoire un courant supplémentaire entre la première borne (B1) et la deuxième borne (B2) à chaque changement d'état du signal sur la borne de sortie (S).
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公开(公告)号：FR3071101A1
公开(公告)日：2019-03-15
申请号：FR1758340
申请日：2017-09-11
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS
IPC: H01L25/065 , G06K19/073 , H01L23/58
Abstract: L'invention concerne un empilement de puces comprenant : une puce principale (2) contenant des composants à protéger (8) ; et une puce auxiliaire (18, 20) en regard de chaque face (4, 6) de la puce principale (2), la zone de chaque puce auxiliaire en regard des composants à protéger (8) comprenant un plan métallique (40) connecté à la masse, et au moins une piste conductrice isolée formant un motif serré en regard des composants à protéger (8), les extrémités de ladite au moins une piste conductrice étant accessibles au niveau de la puce principale (2).
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公开(公告)号：FR3066871A1
公开(公告)日：2018-11-30
申请号：FR1754607
申请日：2017-05-24
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS
Abstract: L'invention concerne un dispositif de détection de fautes comprenant un registre à décalage (2) adapté à décaler, au rythme d'une horloge, un signal binaire alternant entre deux niveaux logiques, dans des cellules successives du registre à décalage ; et un premier circuit logique (4) adapté à comparer des valeurs contenues dans au moins un couple de cellules du registre (2).
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公开(公告)号：FR3081241B1
公开(公告)日：2020-05-29
申请号：FR1854118
申请日：2018-05-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS , FORT JIMMY
Abstract: Procédé de gestion de la tension d'alimentation d'un module d'un circuit intégré (CI), dans lequel, au démarrage du circuit intégré (CI), on sélectionne en réponse à une commande une action parmi les actions suivantes: - alimenter le module avec la tension d'alimentation (VREG) ayant une valeur fixe sélectionnée parmi une pluralité de valeurs prédéterminées ; - faire varier la valeur de la tension d'alimentation (VREG) au rythme d'un signal impulsionnel (SI).
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公开(公告)号：FR3053503B1
公开(公告)日：2019-03-29
申请号：FR1656233
申请日：2016-06-30
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ORDAS THOMAS , SARAFIANOS ALEXANDRE , MARINET FABRICE , CHESNAIS STEPHANE
IPC: G06K19/073
Abstract: Circuit électronique intégré comportant un dispositif de protection (DIS) comprenant un bouclier métallique (BCL) réalisé dans sa partie d'interconnexion (INT), et des moyens de détection (3) comprenant le bouclier métallique (BCL) et configurés pour détecter une présence d'un rayonnement électromagnétique externe représentatif d'une attaque par injection de fautes.
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Patent Agency Ranking
公开(公告)号：FR3048296B1
公开(公告)日：2018-03-30
申请号：FR1651552
申请日：2016-02-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ORDAS THOMAS , SARAFIANOS ALEXANDRE , CHESNAIS STEPHANE , MARINET FABRICE
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公开(公告)号：FR3078419A1
公开(公告)日：2019-08-30
申请号：FR1851644
申请日：2018-02-26
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ORDAS THOMAS , LINGE YANIS
IPC: G06F21/60
Abstract: Procédé de mise en œuvre, par un circuit cryptographique (300), d'une opération de substitution d'un algorithme cryptographique, ce procédé comprenant : la réalisation, pour chaque opération de substitution de l'algorithme cryptographique, d'une série d'opérations de substitution, dont : l'une est une opération de substitution réelle correspondant à l'opération de substitution de l'algorithme cryptographique ; et une ou plusieurs sont des opérations de substitution factices, dans lequel la position de l'opération de substitution réelle parmi les une ou plusieurs opérations de substitution factices dans chacune desdites séries est choisie aléatoirement.
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公开(公告)号：FR3073645A1
公开(公告)日：2019-05-17
申请号：FR1760637
申请日：2017-11-13
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS
IPC: G06F21/71
Abstract: Circuit électronique comportant une borne d'alimentation (BV) et une borne de référence (BR), comprenant au moins un module (M) comportant au moins un circuit logique (CL) couplé entre la borne d'alimentation (BV) et la borne de référence (BR) et comportant une borne de sortie (BS), et au moins un circuit auxiliaire (Cx) couplé entre la borne d'alimentation (BV) et la borne de référence (BR), et couplé à la borne de sortie (BS), ledit au moins un circuit auxiliaire (Cx) étant configuré pour réaliser au moins une action prise dans le groupe formé par - une atténuation du courant circulant entre la borne d'alimentation (BV) et la borne de référence (BR), - une augmentation du courant circulant entre la borne d'alimentation (BV) et la borne de référence (BR), - une circulation d'un courant supplémentaire sur un chemin ne passant pas par la borne d'alimentation (BV), ou pour ne réaliser aucune action.
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公开(公告)号：FR3063597A1
公开(公告)日：2018-09-07
申请号：FR1751788
申请日：2017-03-06
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS
IPC: H05K3/30
Abstract: L'invention concerne une puce électronique comprenant : un substrat semiconducteur (102) dopé d'un premier type de conductivité ; des caissons (104) du deuxième type de conductivité du côté de la face avant de la puce, dans et sur lesquels sont formés des éléments de circuits ; une ou plusieurs dalles (110) d'un deuxième type de conductivité enterrées sous les caissons et séparées des caissons ; pour chaque dalle enterrée, un puits (114) du deuxième type de conductivité, polarisable, qui s'étend de la face avant du substrat à la dalle enterrée ; en partie supérieure de chaque puits, un premier transistor MOS à canal du premier type de conductivité, le premier transistor étant un élément d'une bascule ; et un circuit de détection d'un changement de niveau logique d'une des bascules.
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公开(公告)号：FR3081241A1
公开(公告)日：2019-11-22
申请号：FR1854118
申请日：2018-05-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS , FORT JIMMY
Abstract: Procédé de gestion de la tension d'alimentation d'un module d'un circuit intégré (CI), dans lequel, au démarrage du circuit intégré (CI), on sélectionne en réponse à une commande une action parmi les actions suivantes: - alimenter le module avec la tension d'alimentation (VREG) ayant une valeur fixe sélectionnée parmi une pluralité de valeurs prédéterminées ; - faire varier la valeur de la tension d'alimentation (VREG) au rythme d'un signal impulsionnel (SI).
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