公开(公告)号：FR3098986A1

公开(公告)日：2021-01-22

申请号：FR1907925

申请日：2019-07-15

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: H01L27/105 ,  H01L21/71

Abstract: Circuit intégré, comportant au moins un transistor MOS (TRN) situé dans et sur un film semiconducteur (FLM) d’un substrat de type silicium sur isolant et possédant sous une couche isolante enterrée (BOX), une première région de grille arrière (BGN) et deux premières régions auxiliaires (RXSN, RXDN) respectivement situées sous des régions de prises de contact source et drain (SN, DN) du transistor NMOS (TRN) et ayant un type de conductivité opposé à celui de la première région de grille arrière (BGN) et identique à celui des régions de prises de contact source et drain (SN, DN) du transistor NMOS. Figure pour l’abrégé : Fig 3

公开(公告)号：FR3064383B1

公开(公告)日：2019-11-15

申请号：FR1752383

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel, comportant une borne d'entrée (BE), une borne de sortie (BS), une borne de référence (BR) destinée à délivrer au moins un signal de référence, un bloc intégrateur (1) configuré pour recevoir et intégrer au moins un signal d'entrée et délivrer un signal intégré, un bloc générateur (2) configuré pour recevoir le signal intégré et, lorsque le signal intégré dépasse un seuil, délivrer le signal de sortie, dans lequel le bloc intégrateur (1) comporte un condensateur principal (C1) couplé entre la borne d'entrée (BE) et la borne de référence (BR), le bloc générateur (2) comporte un transistor MOS principal (TR 1) couplé entre la borne d'entrée (E) et la borne de sortie (S), et dont la grille (g 1) est couplée à la borne de sortie (BS), ledit transistor principal (TR 1) ayant en outre son substrat (sb 1) et sa grille (g 1) mutuellement couplés.

公开(公告)号：FR3064383A1

公开(公告)日：2018-09-28

申请号：FR1752383

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel, comportant une borne d'entrée (BE), une borne de sortie (BS), une borne de référence (BR) destinée à délivrer au moins un signal de référence, un bloc intégrateur (1) configuré pour recevoir et intégrer au moins un signal d'entrée et délivrer un signal intégré, un bloc générateur (2) configuré pour recevoir le signal intégré et, lorsque le signal intégré dépasse un seuil, délivrer le signal de sortie, dans lequel le bloc intégrateur (1) comporte un condensateur principal (C1) couplé entre la borne d'entrée (BE) et la borne de référence (BR), le bloc générateur (2) comporte un transistor MOS principal (TR 1) couplé entre la borne d'entrée (E) et la borne de sortie (S), et dont la grille (g 1) est couplée à la borne de sortie (BS), ledit transistor principal (TR 1) ayant en outre son substrat (sb 1) et sa grille (g 1) mutuellement couplés.

公开(公告)号：FR3098984B1

公开(公告)日：2021-08-06

申请号：FR1908042

申请日：2019-07-17

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  GALY PHILIPPE

IPC: H01L21/762 ,  H01L27/10

Abstract: Circuit intégré, comprenant, dans et sur un substrat semiconducteur du type silicium sur isolant, des rangées (TRKn, TRKn+1) s’étendant selon une direction (DR1) et comportant chacune des transistors MOS complémentaires (TRN, TRP) et les régions associées de prises de contact (NNCT, PNCT) permettant une polarisation de la grille arrière de ces transistors, tous les transistors (TRN, TRP) et lesdites régions associées de prises de contact (NNCT, PNCT) d’une même rangée étant mutuellement isolés par une première tranchée d’isolation (DTI1), et chaque rangée étant bordée sur ses deux bords parallèles à ladite direction (DR1) par deux deuxièmes tranchées d’isolation (STI1, STI2) moins profondes que la première tranchée (DTI1). Figure pour l’abrégé : Fig 4

公开(公告)号：FR3083367A1

公开(公告)日：2020-01-03

申请号：FR1870781

申请日：2018-06-29

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  DE CONTI LOUISE ,  GALY PHILIPPE

IPC: H01L23/60 ,  H01L21/77 ,  H01L27/02

公开(公告)号：FR3098984A1

公开(公告)日：2021-01-22

申请号：FR1908042

申请日：2019-07-17

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  GALY PHILIPPE

IPC: H01L21/762 ,  H01L27/10

Abstract: Circuit intégré, comprenant, dans et sur un substrat semiconducteur du type silicium sur isolant, des rangées (TRKn, TRKn+1) s’étendant selon une direction (DR1) et comportant chacune des transistors MOS complémentaires (TRN, TRP) et les régions associées de prises de contact (NNCT, PNCT) permettant une polarisation de la grille arrière de ces transistors, tous les transistors (TRN, TRP) et lesdites régions associées de prises de contact (NNCT, PNCT) d’une même rangée étant mutuellement isolés par une première tranchée d’isolation (DTI1), et chaque rangée étant bordée sur ses deux bords parallèles à ladite direction (DR1) par deux deuxièmes tranchées d’isolation (STI1, STI2) moins profondes que la première tranchée (DTI1). Figure pour l’abrégé : Fig 4

公开(公告)号：FR3064384B1

公开(公告)日：2019-05-03

申请号：FR1752384

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel comportant un bloc réfractaire (3) configuré pour inhiber le bloc intégrateur (1) durant une durée d'inhibition après ladite délivrance d'au moins un signal de sortie (Si) par le bloc générateur (2), le bloc réfractaire (3) comportant un premier transistor MOS (Ts1) couplé entre la borne d'entrée (BE) et la borne de référence (BR) et dont la grille (Gs1) est connectée à ladite borne de sortie (BS) par l'intermédiaire d'un deuxième transistor MOS (Ts2) dont une première électrode (Ds2) est couplée à ladite borne d'alimentation (BV) et dont la grille (Gs2) est couplée à la borne de sortie (BS), le bloc réfractaire (3) comportant en outre un circuit résistif-capacitif couplé entre la borne d'alimentation (BV), la borne de référence (BR) et la grille du deuxième transistor MOS (Ts2), ladite durée d'inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.

公开(公告)号：FR3083367B1

公开(公告)日：2021-07-23

申请号：FR1870781

申请日：2018-06-29

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  DE CONTI LOUISE ,  GALY PHILIPPE

IPC: H01L23/60 ,  H01L21/77 ,  H01L27/02

Abstract: Circuit électrique La présente description concerne un dispositif comprenant une couche de siliciure (S') recouvrant partiellement une zone dopée (111). Figure pour l’abrégé : Fig 3

公开(公告)号：FR3074352A1

公开(公告)日：2019-05-31

申请号：FR1761279

申请日：2017-11-28

Applicant: ST MICROELECTRONICS SA

Inventor： EL DIRANI HASSAN ,  BEDECARRATS THOMAS ,  GALY PHILIPPE

IPC: H01L27/115 ,  G11C11/22

Abstract: L'invention concerne une matrice mémoire comprenant une pluralité de points mémoire de type Z2-FET (50) et de transistors de sélection de type MOS (52), dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité commune avec une région de drain du premier type de conductivité d'un des transistors de sélection (52), dans laquelle, les transistors de sélection (52) d'une même colonne (CN1, CN2) de la matrice ont une région de drain commune (60), une région de source commune (58) et une région de canal commune.

公开(公告)号：FR3064384A1

公开(公告)日：2018-09-28

申请号：FR1752384

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel comportant un bloc réfractaire (3) configuré pour inhiber le bloc intégrateur (1) durant une durée d'inhibition après ladite délivrance d'au moins un signal de sortie (Si) par le bloc générateur (2), le bloc réfractaire (3) comportant un premier transistor MOS (Ts1) couplé entre la borne d'entrée (BE) et la borne de référence (BR) et dont la grille (Gs1) est connectée à ladite borne de sortie (BS) par l'intermédiaire d'un deuxième transistor MOS (Ts2) dont une première électrode (Ds2) est couplée à ladite borne d'alimentation (BV) et dont la grille (Gs2) est couplée à la borne de sortie (BS), le bloc réfractaire (3) comportant en outre un circuit résistif-capacitif couplé entre la borne d'alimentation (BV), la borne de référence (BR) et la grille du deuxième transistor MOS (Ts2), ladite durée d'inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.