DSP ARCHITECTURE OPTIMIZED FOR MEMORY ACCESS

    公开(公告)号:JP2000029703A

    公开(公告)日:2000-01-28

    申请号:JP9497599

    申请日:1999-04-01

    Inventor: FUIN DIDIER

    Abstract: PROBLEM TO BE SOLVED: To provide a super-scalar processor which has maximum efficiency for the execution of a loop, including a memory access instruction. SOLUTION: A processor includes at least one memory access unit (MENU) 10 which provides a readout or write-in address for the address bus of a memory 16 as a readout or write-in instruction is executed, a computing and logic unit(ALU) 12, which operates in parallel to the memory access unit and is arranged at least to provide data for the data bus of the memory while the memory access unit provides a write address, and a stored address quene (STAQ) in which respective write addresses provided by the memory access unit waiting until the availability of the data is written are stored.

    PROCEDES ET DISPOSITIFS DE COMPRESSION ET DE DECOMPRESSION DE CODE EXECUTABLE PAR UN MICROPROCESSEUR A ARCHITECTURE RISC

    公开(公告)号:FR2888013A1

    公开(公告)日:2007-01-05

    申请号:FR0507029

    申请日:2005-07-01

    Inventor: FUIN DIDIER

    Abstract: L'invention concerne un procédé de compression de code exécutable (2) par un microprocesseur, comprenant des étapes consistant à décomposer le code exécutable en mots ; compresser chaque mot de code exécutable, chaque mot de code exécutable compressé comprenant une partie (BC) de longueur fixe prédéfinie et une partie (VLI) de longueur variable dont la longueur est définie par la partie de longueur fixe ; et regrouper toutes les parties de longueur fixe et toutes les parties de longueur variable des mots respectivement dans un bloc de parties de longueur fixe et dans un bloc (12) de parties de longueur variable, les positions respectives d'au moins certaines parties de longueur variable dans le bloc de parties de longueur variable étant mémorisées dans une table d'adressage (13).

    PROCEDES ET DISPOSITIFS DE COMPRESSION ET DE DECOMPRESSION DE CODE EXECUTABLE PAR UN MICROPROCESSEUR A ARCHITECTURE RISC

    公开(公告)号:FR2888012A1

    公开(公告)日:2007-01-05

    申请号:FR0507028

    申请日:2005-07-01

    Inventor: FUIN DIDIER

    Abstract: L'invention concerne un procédé de compression de code exécutable, comprenant des étapes de : décomposition du code exécutable en mots ; division du code exécutable en lignes d'instructions ; compression de chaque mot de chaque ligne sous la forme d'un mot compressé de longueur variable, les mots compressés d'une ligne étant rassemblés dans une ligne (VCL) de mots compressés ; et constitution d'une table d'adressage (13) localisant chacune des lignes de mots compressés dans un bloc (12) de lignes de mots compressés et comprenant une entrée par groupe de lignes de mots compressés, chaque entrée (j) spécifiant la position (Pj(0)) d'une première ligne de mots compressés dans le bloc, et les longueurs respectives (Lj(k)) des lignes de mots compressés du groupe, sauf une dernière ligne (VCLj(3)) de mots compressés du groupe, dont la longueur est déterminée à l'aide de la position (Pj+1(0)) d'une première ligne de mots compressés d'un groupe suivant.

Patent Agency Ranking