6.
    发明专利
    未知

    公开(公告)号:DE602004013885D1

    公开(公告)日:2008-07-03

    申请号:DE602004013885

    申请日:2004-06-10

    Abstract: The circuit has an input shift register (41) to receive bits flow and a comparator (42) to compare content of the register with predetermined patterns stored in a table (43). A load detector (44) detects overflow of counters with respect to a determined threshold. The detector provides the result to condition the state of a word or randomness validation bit of bit stream provided by random number generator.

    PROCEDE DE TRAITEMENT D'INTERRUPTIONS NON SECURISEES PAR UN PROCESSEUR OPERANT DANS LE MODE SECURISE, PROCESSEUR ASSOCIE.

    公开(公告)号:FR2884628A1

    公开(公告)日:2006-10-20

    申请号:FR0503867

    申请日:2005-04-18

    Abstract: Un procédé de traitement d'interruptions dans un processeur (1) adapté pour fonctionner soit dans un premier mode, soit dans un second mode, et au moins un compteur (12) comprend les étapes suivantes, lorsqu'une interruption (IRT) associée à un sous-programme d'interruption (SPRT) exécutable dans le second mode est envoyée au processeur au cours de l'exécution d'un processus par ledit processeur dans le premier mode,- au moins le compteur est initialisé à une valeur de départ (RD) ; puis- le compteur est démarré tandis que le processeur est basculé dans le second mode pour exécuter le sous-programme d'interruption associé à l'interruption ;- lorsque le compteur atteint une valeur de fin, le processeur est ramené dans le premier mode, pour la poursuite de l'exécution du processus.

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