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公开(公告)号：FR2964794A1
公开(公告)日：2012-03-16
申请号：FR1003656
申请日：2010-09-14
Applicant: ST MICROELECTRONICS SA , COMMISSARIAT ENERGIE ATOMIQUE
Inventor： LE COZ JULIEN , VALENTIAN ALEXANDRE , FLATRESSE PHILIPPE , ENGELS SYLVAIN
IPC: H01L27/088
Abstract: La présente invention concerne un circuit de polarisation dynamique du substrat d'un transistor MOS de puissance (MPs), comprenant un premier commutateur (MP1, MN2) agencé pour, lorsque la tension de grille du transistor provoque la conduction du transistor, relier le substrat à une source de courant qui polarise en direct la diode intrinsèque source-substrat (Db) du transistor, la source de courant comprenant un empilement de diodes (D1, D2) de même sens que la diode intrinsèque, entre le substrat et un potentiel d'alimentation (Vss).
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公开(公告)号：FR2912257B1
公开(公告)日：2009-03-06
申请号：FR0753039
申请日：2007-02-02
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： VALENTIAN ALEXANDRE
IPC: H01L21/66 , G01R31/26 , H01L21/336 , H01L23/58
Abstract: The method involves loading a dielectric gate (A) of a FET (T1) at a predefined test voltage (VP), and setting high impedance to the gate of the transistor. Ageing of the gate of the transistor is measured using loading or unloading time by an ageing measuring circuit (100) for passing from the define test voltage to a reference voltage (VREF). The measured ageing value is stored in a non volatile memory e.g. flash memory. An operation bias voltage of the transistor is determined based on the measured ageing and the applied test voltage.
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公开(公告)号：FR3089037A1
公开(公告)日：2020-05-29
申请号：FR1871944
申请日：2018-11-27
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： RUMMENS FRANÇOIS , VALENTIAN ALEXANDRE
Abstract: L’invention porte sur un circuit d’intégration synaptique (30) pour puce neuromorphique comprenant une synapse à mémoire résistive (S1-S3) qui dispose d’une borne d’activation (BA) pour recevoir un signal d’action présynaptique (Sa3) et d’une borne de propagation (BP) destinée à être reliée audit circuit pour transmettre un signal de sortie synaptique qui dépend de la résistance de ladite mémoire. Le circuit comprend un accumulateur (Cm) du signal de sortie synaptique, un comparateur (Comp) configuré pour émettre une impulsion postsynaptique (So) en cas de franchissement d’un seuil (Vm) par le signal de sortie accumulé. Il est en outre configuré, lorsqu’un signal d’action présynaptique est appliqué sur la borne d’activation, pour imposer une tension de modification de conductance à la synapse en venant appliquer un signal d’action postsynaptique sur la borne de propagation. Figure pour l’abrégé : Figure 7
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公开(公告)号：FR3083896A1
公开(公告)日：2020-01-17
申请号：FR1856439
申请日：2018-07-12
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： VALENTIAN ALEXANDRE , BICHLER OLIVIER , RUMMENS FRANCOIS
Abstract: L'invention porte sur un circuit neuromorphique du type neurone impulsionnel, comprenant une capacité (Cm) aux bornes de laquelle s'établit une tension de membrane (Vm), au moins un comparateur de régulation (4) pour comparer la tension de membrane à une tension de régulation (Vreg) et un dispositif de réinitialisation de la tension de membrane (3) pour modifier la charge de la capacité. Le circuit comporte en outre un registre de dépassements de seuil (5) et un régulateur (2) configuré pour, en cas de dépassement de la tension de régulation par la tension de membrane alors que le circuit ne doit pas générer de potentiel d'action, piloter le dispositif de réinitialisation de la tension de membrane afin de modifier la charge de la capacité de membrane et modifier le registre de dépassements de seuil.
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公开(公告)号：FR2991501A1
公开(公告)日：2013-12-06
申请号：FR1254950
申请日：2012-05-30
Applicant: STMICROELECTRONIC SA , COMMISSARIAT ENERGIE ATOMIQUE
Inventor： SOUSSAN DIMITRI , MAJCHERCZAK SYLVAIN , VALENTIAN ALEXANDRE , BELLEVILLE MARC
Abstract: Circuit intégré (1) comportant au moins un port digital de sortie (2), ledit port de sortie incluant au moins un ou plusieurs étages tampons (3) montés en parallèle, et reliés chacun d'une part à une borne commune (4) de commande du signal de sortie, et d'autre part, à la borne de sortie (5) dudit port, chaque étage tampon (3) comportant au moins deux sous-ensembles d'au moins un transistor MOSFET, à savoir un sous-ensemble de transistors de pull-up (10, 11, 12) dont les sources sont connectées à un potentiel haut commun, et les drains sont connectés à un point commun (30) relié à ladite borne de sortie (5), et un sous-ensemble de transistors de pull-down (20, 21, 22) dont les sources sont connectées à un potentiel bas commun, et les drains sont connectés audit point commun (30), relié à ladite borne de sortie (5), dans lequel les transistors (10, 11, 12, 20, 21, 22) sont formés dans la couche semi-conductrice (101) mince d'un substrat de type FDSOI, ledit substrat comportant une couche semi-conductrice épaisse (103) et une couche d'oxyde (102) séparant lesdites couches semi-conductrices mince (101) et épaisse (103), les zones (106, 156) de ladite couche semi-conductrice épaisse (103) en regard desdits transistors (100, 150) étant reliées à un circuit de réglage du potentiel (400, 450), apte à faire varier la tension de seuil desdits transistors.
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Patent Agency Ranking
公开(公告)号：FR2912257A1
公开(公告)日：2008-08-08
申请号：FR0753039
申请日：2007-02-02
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： VALENTIAN ALEXANDRE
IPC: H01L21/66 , G01R31/26 , H01L21/336 , H01L23/58
Abstract: L'invention concerne un procédé et un circuit pour améliorer la durée de vie des circuits intégrés électroniques à transistors à effet de champ, et notamment ceux à diélectrique de grille mince.Selon l'invention, une mesure de vieillissement ts est fournie par la mesure du temps de charge ou décharge à une tension de référence VREF de la grille d'un transistor à effet de champ T1, préalablement préchargée à une tension de test prédéfinie VP, et mise en haute impédance. En fonction de la mesure de vieillissement obtenue, des conditions de polarisation en tension opérationnelles du transistor peuvent être maintenues ou modifiées, pour réduire le stress appliqué au diélectrique
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公开(公告)号：FR3089037B1
公开(公告)日：2022-05-27
申请号：FR1871944
申请日：2018-11-27
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： RUMMENS FRANÇOIS , VALENTIAN ALEXANDRE
Abstract: L’invention porte sur un circuit d’intégration synaptique (30) pour puce neuromorphique comprenant une synapse à mémoire résistive (S1-S3) qui dispose d’une borne d’activation (BA) pour recevoir un signal d’action présynaptique (Sa3) et d’une borne de propagation (BP) destinée à être reliée audit circuit pour transmettre un signal de sortie synaptique qui dépend de la résistance de ladite mémoire. Le circuit comprend un accumulateur (Cm) du signal de sortie synaptique, un comparateur (Comp) configuré pour émettre une impulsion postsynaptique (So) en cas de franchissement d’un seuil (Vm) par le signal de sortie accumulé. Il comprend en outre une unité de contrôle configurée, lorsqu’un signal d’action présynaptique est appliqué sur la borne d’activation, pour imposer une tension de modification de conductance à la synapse en venant commander l’application d’un signal d’action postsynaptique , ) sur la borne de propagation. Figure 7
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公开(公告)号：DE602007004179D1
公开(公告)日：2010-02-25
申请号：DE602007004179
申请日：2007-11-09
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： VALENTIAN ALEXANDRE
IPC: H03K19/00 , H03K17/16 , H03K17/687
Abstract: The method involves polarizing reference transistors (MA, MB) having technological characteristics representative of a power transistor, with a reverse over-polarization gate voltage (Vg) similar to that of the power transistor. The power transistor has a source connected to a supply terminal (A), and the transistor (MB) has a source connected to its drain. Currents traveling via the reference transistors are compared by a current comparator (CMP). The voltage is modified based on the comparison result for reducing a difference between the compared currents. An independent claim is also included for an integrated circuit comprising a power transistor in series between a supply terminal and an active circuit.
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公开(公告)号：FR2908555B1
公开(公告)日：2008-12-26
申请号：FR0609937
申请日：2006-11-14
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： VALENTIAN ALEXANDRE
Abstract: The method involves polarizing reference transistors (MA, MB) having technological characteristics representative of a power transistor, with a reverse over-polarization gate voltage (Vg) similar to that of the power transistor. The power transistor has a source connected to a supply terminal (A), and the transistor (MB) has a source connected to its drain. Currents traveling via the reference transistors are compared by a current comparator (CMP). The voltage is modified based on the comparison result for reducing a difference between the compared currents. An independent claim is also included for an integrated circuit comprising a power transistor in series between a supply terminal and an active circuit.
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公开(公告)号：FR3114718A1
公开(公告)日：2022-04-01
申请号：FR2009966
申请日：2020-09-30
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： BOUVIER MAXENCE , VALENTIAN ALEXANDRE
Abstract: Dispositif de compensation du mouvement d’ un capteur événementiel et système d’observation et procédé associé s L’invention concerne un dispositif de compensation du mouvement d’un capteur événementiel (12) dans un flux d’événements initial généré en observant un environnement, le capteur événementiel (12) générant des informations représentant chaque événement initial dans un premier espace sous forme d’un champ d’adresse d’un pixel (20) et d’un champ d’instant de génération de l’événement initial, le dispositif (16) comprenant : - une unité de projection (34) projetant le flux initial depuis le premier espace vers un deuxième espace, le flux projeté étant des événements projetés associés à des événements initiaux, et générant des informations représentant chaque événement projeté dans le deuxième espace sous forme d’un champ d’adresse d’un pixel (20), d’un e champ d’instant caractéristique et d’un champ de valeur relative à l’ensemble d’événements initiaux, et - une unité de compensation (36) recevant des mesures du mouvement du capteur événementiel (12) et appliquant une technique de compensation au flux projeté. Figure pour l'abrégé : figure 1
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