公开(公告)号：DE112015002991T5

公开(公告)日：2017-04-20

申请号：DE112015002991

申请日：2015-06-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DAVEAU JEAN-MARC ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: G06F11/14 ,  G01R31/3185 ,  G06F11/18 ,  G06F11/267

Abstract: Verfahren zum Managen des Betriebs eines Logikbauteils (2) mit einer Mehrheitsentscheidungsschaltung (3) und einer ungeraden Anzahl von Flip-Flops (4 bis 6) mindestens gleich drei, wobei das Verfahren Folgendes umfasst: a) nach einem normalen Betriebsmodus des Bauteils ein Setzen des Bauteils (2) in einen Testmodus, in dem: – ein Flip-Flop (4) des Logikbauteils (2) in einen Testmodus gesetzt wird, – ein Testsignal (TI) in den Testeingang (ti) des getesteten Flip-Flops (4) eingespeist wird, – der Logikzustand der anderen Flip-Flops (5 und 6) eingefroren wird und – das Testausgangssignal (TQ) analysiert wird, dann, b) am Ende des Tests ein neues Setzen des Bauteils (2) in einen normalen Betriebsmodus, wobei die Mehrheitsentscheidungsschaltung (3) automatisch den Wert des Ausgangssignals (Q) des Bauteils (2), der vor der Einleitung des Tests existierte, wiederherstellt.

公开(公告)号：FR3050341A1

公开(公告)日：2017-10-20

申请号：FR1653409

申请日：2016-04-18

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： CLERC SYLVAIN

IPC: H03K5/153 ,  G01R31/3181 ,  G06F1/12 ,  H03K5/156 ,  H03K5/19

Abstract: Le dispositif (DIS) de surveillance d'un chemin critique (CC) d'un circuit intégré (CIN), comprend une réplique du chemin critique (RCC) comportant au moins deux éléments séquentiels (ES1, ES2) mutuellement séparés par des moyens de retard programmables (MRP) à l'aide d'au moins un multiplexeur principal (MUXP1), des moyens de commande (MC) configurés pour commander ledit au moins un multiplexeur principal (MUXP1 à MUXP4) et un module de séquencement (MS) configuré pour séquencer chaque élément séquentiel (ES1, ES2) à partir d'un signal d'horloge principal (CLK). Le module de séquencement (MS) est configuré pour délivrer à partir du signal d'horloge principal (CLK) respectivement auxdits au moins deux éléments séquentiels (ES1, ES2), deux signaux d'horloge secondaires (SHS1, SHS2) mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXP1 à MUXP4).

公开(公告)号：FR3023027B1

公开(公告)日：2016-07-29

申请号：FR1456023

申请日：2014-06-27

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DAVEAU JEAN-MARC ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: G06F11/08 ,  H02H1/00

公开(公告)号：FR3049765A1

公开(公告)日：2017-10-06

申请号：FR1652999

申请日：2016-04-05

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： GASIOT GILLES ,  MALHERBE VICTOR ,  CLERC SYLVAIN

IPC: H01L23/552 ,  G11C29/52

Abstract: L'invention concerne un dispositif logique durci vis à vis des rayonnements comprenant : un premier transistor à canal n (206) couplé par ses nœuds conducteurs principaux entre un noeud de sortie (Z) d'un dispositif logique (202) et un rail d'alimentation en tension (VDD) ; et un premier transistor à canal p (208) couplé par ses nœuds conducteurs principaux entre le noeud de sortie (Z) du dispositif logique (202) et un rail de tension de référence, dans lequel les grilles du premier transistor à canal n et du transistor à canal p (206, 208) sont couplées au noeud de sortie (Z).

公开(公告)号：FR3047565A1

公开(公告)日：2017-08-11

申请号：FR1650947

申请日：2016-02-05

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： CLERC SYLVAIN ,  GASIOT GILLES

IPC: G01R31/3183

Abstract: Le procédé de test d'une chaîne de bascules (CB) comprend une génération d'un signal de référence (SR) à partir d'un motif de test (MOT) cycliquement rebouclé au rythme d'un signal d'horloge (SH), une propagation du signal de référence (SR) à travers la chaîne de bascules (CB) au rythme du signal d'horloge (SH) de façon à générer un signal de test (ST) en sortie de la chaîne (CB), une comparaison effectuée au rythme du signal d'horloge (SH) entre le signal de test (ST) et le signal de référence (SR) retardé d'un retard prenant en compte le nombre (N) de bascules de la chaîne (CB) et la longueur (K) du motif de test (MOT), et une génération d'un signal de sortie (SS) au rythme du signal d'horloge (SH) dont la valeur dépend du résultat de la comparaison.