公开(公告)号：JP2011003189A

公开(公告)日：2011-01-06

申请号：JP2010134405

申请日：2010-06-11

Applicant: Stmicroelectronics (Rousset) Sas ,  エスティマイクロエレクトロニクス(ルッセ)エスエーエスStmicroelectronics(Rousset)Sas

Inventor： LISART MATHIEU ,  MERCIER JULIEN

IPC: G06F12/16

CPC classification number: G06F11/1032 ,  G11C7/24

Abstract: PROBLEM TO BE SOLVED: To detect an attack by fault injection on a memory device.SOLUTION: A memory device includes a fault injection attack detection means including a group of memory planes (PM) each storing a block (BL) having data bits and m-parity bits, and a means (ML) for reading each bit of the block, and a verification means for performing a parity check based on the read value of each data bit and the read value of each parity bit at the time of reading the block. The memory plane (PM) includes reference memory cells disposed between the memory cells of the group to form separate packets (PQ) of m-memory cells. Each reference memory cell stores a reference bit changed with a reference value during the fault injection attack. Each packet of m-memory cells stores m-bits of the block associated with different parities.

Abstract translation: 要解决的问题：检测存储设备上的故障注入的攻击。解决方案：存储设备包括故障注入攻击检测装置，其包括一组存储器平面（PM），每个存储器平面（PM）存储具有数据位和m 极性位和用于读取块的每个位的装置（ML），以及用于基于每个数据位的读取值和读取时的每个奇偶校验位的读取值执行奇偶校验的校验装置 块。 存储器平面（PM）包括设置在组的存储器单元之间的参考存储单元，以形成m个存储单元的单独分组（PQ）。 每个参考存储单元存储在故障注入攻击期间用参考值改变的参考位。 m个存储器单元的每个分组存储与不同奇偶校验相关联的块的m位。

公开(公告)号：FR3050317A1

公开(公告)日：2017-10-20

申请号：FR1653456

申请日：2016-04-19

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： SARAFIANOS ALEXANDRE ,  LISART MATHIEU ,  FORT JIMMY

IPC: H01L23/58 ,  G06F21/70

Abstract: L'invention concerne une puce électronique comprenant : une pluralité de premières barres semiconductrices d'un premier type de conductivité et de deuxièmes barres semiconductrices d'un deuxième type de conductivité disposées de manière alternée et contiguë sur une région (3) du premier type de conductivité ; deux contacts de détection (17) disposés aux extrémités de chaque deuxième barre ; un circuit de détection (19) de la résistance entre les contacts de détection de chaque deuxième barre ; des tranchées d'isolement (11) s'étendant dans les deuxièmes barres sur une première profondeur entre des éléments de circuit ; et des murs d'isolement (32) s'étendant sur toute la largeur de chaque deuxième barre sur une deuxième profondeur supérieure à la première profondeur.

公开(公告)号：FR3041814A1

公开(公告)日：2017-03-31

申请号：FR1559292

申请日：2015-09-30

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： LISART MATHIEU ,  BORREL NICOLAS

IPC: H01L23/58 ,  G06F21/70

Abstract: L'invention concerne un circuit intégré comportant une pluralité de premières bandes semiconductrices (7) d'un premier type de conductivité et de deuxièmes bandes semiconductrices (9) d'un deuxième type de conductivité disposées de manière alternée et contiguë sur une région (5) du deuxième type de conductivité, comprenant pour chacune des premières bandes : une pluralité de contacts de polarisation (11) ; pour chaque contact de polarisation, un interrupteur (52) adapté à appliquer un potentiel (GND) sur le contact de polarisation ; deux contacts de détection (56, 58) disposés aux extrémités de ladite première bande ; et un circuit de détection (60) dont l'activation provoque l'ouverture des interrupteurs et la comparaison à un seuil de la résistance entre les contacts de détection.