公开(公告)号：EP3483773B1

公开(公告)日：2020-07-08

申请号：EP18203406.6

申请日：2018-10-30

Applicant: STMicroelectronics (Rousset) SAS

Inventor： SARAFIANOS, Alexandre ,  ORDAS, Thomas ,  LINGE, Yanis

IPC: G06F21/75 ,  H04L9/00 ,  H03K19/003 ,  G09C1/00

公开(公告)号：EP3343427B1

公开(公告)日：2020-09-30

申请号：EP17186781.5

申请日：2017-08-18

Applicant: STMicroelectronics (Rousset) SAS

Inventor： SARAFIANOS, Alexandre ,  ORDAS, Thomas ,  LINGE, Yanis ,  FORT, Jimmy

IPC: G06F21/75 ,  G06K19/073

公开(公告)号：EP3287891B1

公开(公告)日：2019-06-12

申请号：EP17156308.3

申请日：2017-02-15

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： DIOP, Ibrahima ,  LIARDET, Pierre-Yvan ,  LINGE, Yanis

IPC: G06F7/72

公开(公告)号：EP3882895A1

公开(公告)日：2021-09-22

申请号：EP21160883.1

申请日：2021-03-05

Applicant: STMicroelectronics (Rousset) SAS

Inventor： LINGE, Yanis ,  LANDRY, Simon

IPC: G09C1/00 ,  H04L9/00 ,  H04L9/06

Abstract: La présente description concerne un procédé (200) de détection de fautes dans une application, par un circuit électronique, d'une première fonction à un message, comprenant les étapes suivantes :
générer (203), à partir du message, un nombre N pair non nul de premiers ensembles différents comportant chacun P éléments de données ;
appliquer (207), aux P éléments de données de chaque premier ensemble, une ou plusieurs deuxièmes fonctions fournissant, pour chaque premier ensemble, un deuxième ensemble comportant Q images ; et
cumuler (211) toutes les images, en commençant par au plus Q-1 images choisies parmi les Q images d'un même deuxième ensemble.

公开(公告)号：EP3739807A1

公开(公告)日：2020-11-18

申请号：EP20173117.1

申请日：2020-05-06

Applicant: STMicroelectronics (Grenoble 2) SAS ,  STMicroelectronics (Rousset) SAS

Inventor： JOURNET, Fabien ,  LINGE, Yanis

IPC: H04L9/00

Abstract: Le circuit intégré (CI) d'un module sécurisé (2) comprend un premier registre (6) contenant un premier masque (B), un deuxième registre (7) contenant des données masquées (A), le premier masque et lesdites données masquées formant une clé secrète, et des moyens de traitement (9, 10, 11, OP1, OP2) configurés pour générer un deuxième masque (M) et à masquer la clé secrète lorsque la clé secrète n'est pas utilisée pour une opération de chiffrement et lors de la réception d'un signal de validation (VALID), les premier et deuxième registres étant disposés dans le module sécurisé de sorte que les sorties de ces registres ne soient pas optiquement visualisables simultanément.

公开(公告)号：EP3579492A1

公开(公告)日：2019-12-11

申请号：EP19178889.2

申请日：2019-06-06

Applicant: STMicroelectronics (Rousset) SAS

Inventor： DIOP, Ibrahima ,  LINGE, Yanis

IPC: H04L9/00 ,  G09C1/00

Abstract: L'invention concerne un procédé de protection d'un calcul sur un premier nombre (M) et un deuxième nombre (d), exécuté par un circuit électronique (1), comportant successivement, pour chaque bit du deuxième nombre : effectuer une première opération avec un premier opérateur (.) sur les contenus d'un premier registre (R0) et d'un deuxième registre (R1), puis sur le résultat intermédiaire obtenu et le premier nombre (M), et placer le résultat (R0.R1.M (mod N)) dans un troisième registre (R) ; et effectuer une deuxième opération en soumettant le contenu du troisième registre (R) au premier opérateur avec le contenu du premier (R0) ou du deuxième (R1) registre en fonction de l'état "0" ou "1" du bit courant du deuxième nombre (d), et placer le résultat dans le premier (R0) ou deuxième (R1) registre.

公开(公告)号：EP3531612A1

公开(公告)日：2019-08-28

申请号：EP19157874.9

申请日：2019-02-18

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： LINGE, Yanis ,  ORDAS, Thomas ,  LIARDET, Pierre-Yvan

IPC: H04L9/00 ,  H04L9/06

Abstract: The invention concerns a method of implementing, by a cryptographic circuit (300), a set of substitution operations of a cryptographic algorithm involving a plurality of substitution tables, the method comprising: performing, for each set of substitution operations of the cryptographic algorithm, a series of sets of substitution operations of which: one set is a real set of substitution operations corresponding to the set of substitution operations of the cryptographic algorithm; and one or more other sets are dummy sets of substitution operations, each dummy set being based on a different permutation of said substitution tables.

公开(公告)号：EP3483773A1

公开(公告)日：2019-05-15

申请号：EP18203406.6

申请日：2018-10-30

Applicant: STMicroelectronics (Rousset) SAS

Inventor： SARAFIANOS, Alexandre ,  ORDAS, Thomas ,  LINGE, Yanis

IPC: G06F21/75 ,  H04L9/00

Abstract: Circuit électronique comportant une borne d'alimentation (BV) et une borne de référence (BR), comprenant au moins un module (M) comportant au moins un circuit logique (CL) couplé entre la borne d'alimentation (BV) et la borne de référence (BR) et comportant une borne de sortie (BS), et au moins un circuit auxiliaire (Cx) couplé entre la borne d'alimentation (BV) et la borne de référence (BR), et couplé à la borne de sortie (BS), ledit au moins un circuit auxiliaire (Cx) étant configuré pour réaliser au moins une action prise dans le groupe formé par
- une atténuation du courant circulant entre la borne d'alimentation (BV) et la borne de référence (BR),
- une augmentation du courant circulant entre la borne d'alimentation (BV) et la borne de référence (BR),
- une circulation d'un courant supplémentaire sur un chemin ne passant pas par la borne d'alimentation (BV),
ou pour ne réaliser aucune action.

公开(公告)号：EP3435585A1

公开(公告)日：2019-01-30

申请号：EP18183804.6

申请日：2018-07-16

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： DIOP, Ibrahima ,  LINGE, Yanis ,  LIARDET, Pierre-Yvan

IPC: H04L9/00 ,  G06F21/72 ,  G06F7/72

Abstract: L'invention concerne un procédé de protection d'un calcul itératif sur un premier nombre (M) et un deuxième nombre (e), exécuté par un circuit électronique, dans lequel les étapes du calcul itératif sont différentes pour certains bits du deuxième nombre indépendamment de l'état du bit concerné.

公开(公告)号：EP4113895A1

公开(公告)日：2023-01-04

申请号：EP22180067.5

申请日：2022-06-21

Applicant: STMicroelectronics (Rousset) SAS

Inventor： LANDRY, Simon ,  LINGE, Yanis

IPC: H04L9/06 ,  H04L9/00

Abstract: La présente description concerne un procédé de protection d'une première donnée (x) appliquée à un algorithme cryptographique, exécuté par un processeur, dans lequel ledit algorithme est un algorithme par tour, chaque tour traitant des contenus de premier, deuxième et troisième registres (20, 21, 22), le contenu du deuxième registre (21) étant, lors des tours d'une première parité, masqué par le contenu d'un quatrième registre (24) et le contenu du troisième registre (22) étant, lors des tours d'une deuxième parité, masqué par le contenu d'un cinquième registre (25)