公开(公告)号：EP1278199B1

公开(公告)日：2010-10-06

申请号：EP02358013.7

申请日：2002-06-25

Applicant: STMicroelectronics SA

Inventor： Tailliet, François ,  La Rosa, Francesco

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/08

CPC classification number: G11C16/10 ,  G11C16/0433 ,  G11C16/08

公开(公告)号：EP1113494A1

公开(公告)日：2001-07-04

申请号：EP00403692.7

申请日：2000-12-27

Applicant: STMicroelectronics SA

Inventor： Tailliet, François

IPC: H01L21/8247 ,  H01L27/02

CPC classification number: H01L27/0266

Abstract: Un dispositif de protection 1 d'une ligne d'interconnexion Li d'un circuit intégré, comprend un dispositif d'écoulement de charges M1 connecté entre la ligne d'interconnexion à protéger et le substrat du circuit intégré et une ligne d'interconnexion témoin ANT pour déclencher le dispositif d'écoulement, le dispositif de protection étant actif au long de la fabrication du circuit intégré.

Abstract translation: 用于集成电路的互连线路的保护装置包括连接在待保护的互连线与集成电路的基板之间的充电流失装置。 保护装置还包括虚拟互连线ANT以激活流失装置。 保护装置在整个集成电路的制造过程中是有效的。

公开(公告)号：EP1278199A3

公开(公告)日：2005-03-30

申请号：EP02358013.7

申请日：2002-06-25

Applicant: STMicroelectronics SA

Inventor： Tailliet, François ,  La Rosa, Francesco

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/08

CPC classification number: G11C16/10 ,  G11C16/0433 ,  G11C16/08

Abstract: La présente invention concerne une mémoire effaçable et programmable électriquement comprenant au moins une ligne de mot comprenant une pluralité de mots (W i,k ), chaque mot comprenant plusieurs cellules mémoire (CE i,j ) et un transistor de contrôle de grille (CGT k ), chaque cellule mémoire comprenant un transistor à grille flottante (FGT) et un transistor d'accès (AT), un décodeur de ligne (RDEC1) délivrant au moins un signal de sélection (V WL ) de la ligne de mot, et des premier moyens conducteurs (WLSL i ) pour amener le signal de sélection (V WL ) sur les grilles des transistors de contrôle de grille (CGT k ) de la ligne de mot. Selon l'invention, la mémoire comprend des seconds moyens conducteurs (ATL i ) pour amener le signal de sélection (V WL ) sur les grilles des transistors d'accès (AT) de la ligne de mot, et des moyens (A1, NA1, I1, /ERASE) pour empêcher l'application du signal de sélection (V WL ) sur les seconds moyens conducteurs pendant l'effacement d'un mot, et appliquer un signal électrique (V AT ) présentant une différence de potentiel faible ou nulle relativement à une borne (S) des transistors à grille flottante du mot à effacer.

公开(公告)号：EP1873918A1

公开(公告)日：2008-01-02

申请号：EP07010849.3

申请日：2007-06-01

Applicant: STMICROELECTRONICS SA

Inventor： Murrillo, Laurent ,  Tailliet, François

IPC: H03K19/003 ,  G06F1/12

CPC classification number: H03K19/00323

Abstract: L'invention concerne un procédé de protection d'une machine d'état (FSM) ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, la machine d'état évaluant à chaque transition durant une phase d'évaluation des signaux de sortie (PO, SO) en fonction de signaux d'entrée (PI, SI) comprenant des signaux (PI) évalués lors d'une transition précédente, le procédé comprenant des étapes de détermination d'une durée minimale de chaque phase d'évaluation en fonction d'une durée minimale nécessaire à l'évaluation des signaux de sortie (PO, SO) en fonction des signaux d'entrée (PI, SI), et d'ajustement de la durée de chaque phase d'évaluation.

Abstract translation: 该方法包括基于根据输入信号（PI，SI）来评估输出信号（PO，SO）所需的最小持续时间来确定每个评估阶段的最小持续时间。 产生与施加到用于触发转换的有限状态机（FSM）的外部时钟信号（CKE）同步的内部时钟信号（CK1）。 每个相位的持续时间被调整到由内部时钟信号正确评估输出信号所需的最小持续时间。 还包括用于接收输入信号的可编程逻辑阵列的独立权利要求。

公开(公告)号：EP1811667A1

公开(公告)日：2007-07-25

申请号：EP06026403.3

申请日：2006-12-20

Applicant: STMICROELECTRONICS SA

Inventor： Tailliet, François

IPC: H03K19/00

CPC classification number: H03K5/086

Abstract: L'invention concerne un étage d'entrée d'un circuit intégré, comprenant un comparateur (DAMP) pour comparer la tension d'un signal d'entrée (Vin) de l'étage d'entrée (INST3) à une tension de référence (Vref2), et fournir un signal binaire de sortie (Vout) dont la valeur dépend du résultat de la comparaison du signal d'entrée à la tension de référence. Selon l'invention, l'étage d'entrée comprend un circuit de contre réaction (FBCT) mesurant un paramètre (i) représentatif du fonctionnement du comparateur (DAMP), et élevant la tension de référence (Vref2) tant que le paramètre mesuré révèle un mauvais fonctionnement du comparateur.

Abstract translation: 该级具有调整参考电压（Vref2）的反相电路（FBCT）和测量参数电压（Vref2）。 参考分支电流，表示差分放大器（DAMP）的工作。 只要测量的参数表示放大器的不正常功能，电路就会增加电压，使得参考支路中的电流保持大于正的最小值。 晶体管源（MN2，MN3）耦合到源极耦合到地的n沟道MOS晶体管（MN4）的漏极。 参考电压施加到晶体管（MN4）的栅极。 还包括用于在集成电路中获取输入信号的方法的独立权利要求。

公开(公告)号：EP1278201A3

公开(公告)日：2005-04-06

申请号：EP02358012.9

申请日：2002-06-25

Applicant: STMicroelectronics SA

Inventor： Tailliet, François ,  La Rosa, Francesco

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/24

CPC classification number: G11C16/10 ,  G11C16/0433 ,  G11C16/08

Abstract: La présente invention concerne une mémoire effaçable et programmable électriquement, comprenant des cellules mémoire comprenant chacune un transistor à grille flottante et un transistor d'accès, et des lignes de bit (BL j ) connectées aux transistors d'accès pour la programmation ou la lecture des cellules mémoire. Selon l'invention, la mémoire comprend des moyens (ICC, LPI j , TP2) pour limiter un courant de programmation (Iprog) circulant dans au moins une ligne de bit pendant la programmation d'au moins une cellule mémoire, quand le courant de programmation atteint une valeur déterminée (Imax), de manière à empêcher le courant de programmation de dépasser la valeur déterminée.