公开(公告)号：CN106253902A

公开(公告)日：2016-12-21

申请号：CN201610852029.1

申请日：2016-09-27

Applicant: 电子科技大学

Inventor： 黄武煌 ,  邱渡裕 ,  蒋俊 ,  谭峰 ,  郭连平 ,  赵勇 ,  袁渊

IPC: H03M1/10

CPC classification number: H03M1/1009 ,  H03M1/123 ,  H03M2201/75

Abstract: 本发明公开了一种具有多器件同步复位识别校正功能的多通道并行采集系统，在多通道并行采集系统的N个ADC和FPGA模块中，第1个FPGA模块根据系统复位起始命令发出复位信号完成ADC和DCM的复位操作，产生稳定的FPGA内部的数据工作时钟CCLK1；第2至第N个FPGA模块分别包含一个同步识别模块和复位控制模块，同步识别模块对上一个FPGA模块的数据工作时钟的延迟值进行调整，采用解串器和序列检测模块对本FPGA与上一个FPGA的数据工作时钟进行同步识别，将同步时的延迟值作为时间间隔，然后根据时间间隔调整复位信号到对应ADC和时钟管理单元的延迟值，从而完成多器件同步复位识别校正。采用本发明可以保证复位的准确性，从而使每次同步复位后多通道数据工作时钟的相位关系是确定的。

公开(公告)号：CN106385256A

公开(公告)日：2017-02-08

申请号：CN201610840177.1

申请日：2016-09-22

Applicant: 电子科技大学

Inventor： 黄武煌 ,  曾浩 ,  杨扩军 ,  张沁川 ,  潘卉青 ,  叶芃 ,  陈浩天

IPC: H03M1/10

CPC classification number: H03M1/1009 ,  H03M1/123 ,  H03M2201/75

Abstract: 本发明公开了一种具有存储同步识别功能的多通道并行采集系统，在多通道并行采集系统的N个FPGA模块中，第1个FPGA模块根据触发通道的触发信号生成有效触发信号，并发送给第2个FPGA模块；第2至第N个FPGA模块中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，采用同步识别模块在多通道并行采集系统初始化时按照FPGA模块序号依次对延迟模块的延迟值进行设置，在实际工作时，延迟模块接收前一个FPGA模块的有效触发信号，根据延迟值延迟后发送给触发模块，进而生成有效触发信号。本发明通过对多通道并行采集系统中各FPGA模块中有效触发信号进行准确的识别与控制，从而保证后端存储数据顺序的正确性。

公开(公告)号：KR1020010098063A

公开(公告)日：2001-11-08

申请号：KR1020000022692

申请日：2000-04-28

Applicant: 에스케이하이닉스 주식회사

Inventor： 권민도

IPC: H03M1/18

CPC classification number: H03M1/1245 ,  H03M2201/6309 ,  H03M2201/75

Abstract: 따라서 본 발명은 IP화된 아날로그-디지털 변환기에 칩의 내부 버스 타이밍에 따라 데이터를 입출력하기 위한 인터페이스와, 데이터를 저장할 데이터 레지스터, 클럭 선택을 위한 클럭 선택부 및 제어부를 두어 기능 블록으로서의 아날로그-디지털 변환기를 편리하게 응용할 수 있도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 아날로그-디지털 변환부와 데이터 레지스터, 인터페이스, 클럭 선택부, 제어부를 포함하여 이루어진다. 아날로그-디지털 변환부는 아날로그 신호를 입력받아 디지털 신호로 변환한다. 데이터 레지스터는 디지털 신호를 저장한다. 인터페이스는 아날로그-디지털 변환과 관련된 제어 신호들의 입출력을 제어한다. 클럭 선택부는 복수개의 클럭 신호 가운데 시스템 특성에 적합한 클럭 신호를 선택하여 출력한다. 제어부는 아날로그-디지털 변환부의 변환 동작이 완료되었는지를 모니터 하여 아날로그-디지털 변환 인터럽트 신호를 발생시킨다.

公开(公告)号：KR1020160108023A

公开(公告)日：2016-09-19

申请号：KR1020150031782

申请日：2015-03-06

Applicant: 한국전자통신연구원

Inventor： 송유승 ,  조재형

IPC: H03M1/12

CPC classification number: H03M1/1255 ,  H03M1/1285 ,  H03M2201/71 ,  H03M2201/75

Abstract: 본발명은무선통신시스템에서수신기의아날로그-디지털변환기(analog-digital converter, ADC)의제어장치및 방법에관한것으로, PN 코드생성기및 코드판별부로부터동기정보를입력받아동기화정도에따른 ADC의샘플링주파수를제어하는것이다. 본발명에따르면, 수신기의프레임동기화정도의상태정보를바탕으로샘플링시간을점차세밀하게제어하여정확한샘플링정보취득과정밀한프레임동기가가능하여고정밀 ranging에필요한동기화성능을개선할 수있다.

Abstract translation: 本发明涉及用于控制无线通信系统中的接收机的模数转换器（ADC）的装置和方法。 通过从代码确定部分和PN代码发生器接收同步信息来控制根据同步电平的ADC的采样频率。 根据本发明，基于接收机的帧同步电平的状态信息逐渐精确地控制采样时间。 因此，可以进行准确的采样信息采集和精确的帧同步。 可以提高高精度测距所需的同步性能。

公开(公告)号：KR101354457B1

公开(公告)日：2014-01-28

申请号：KR1020120083405

申请日：2012-07-30

Applicant: 한국과학기술원

Inventor： 류승탁 ,  오길근

IPC: H03K5/13 ,  H03M1/12

CPC classification number: H03M1/64 ,  H03K5/131 ,  H03M1/0624 ,  H03M1/124 ,  H03M1/14 ,  H03M2201/2372 ,  H03M2201/75

Abstract: A clock signal generator for pipelined analog-to-digital converter having no sample and hold amplifier (SHA) is disclosed. The clock signal generator used in an SHA-less pipelined analog-to-digital convertor (ADC) comprises: a phase detector for receiving an external clock signal inputted from the outside and a delay clock signal generated by delaying the external clock signal to detect and output phase difference; a charge pump circuit unit for receiving output outputted from the phase detector to generate control voltage corresponding to the phase difference; a delay circuit for receiving the control voltage generated by the charge pump circuit unit and delaying the external clock signal inputted as a delay value corresponding to the control voltage to generate the delay clock signal and feeding back the delay clock signal to the phase detector; and a non-overlapping clock generator for receiving the delay clock signal and the external clock signal to generate a required clock signal. According to an embodiment of the present invention, a sampling time can be directly synchronized with the external clock signal to reduce errors. [Reference numerals] (401) Phase detector; (402) Charge pump; (403) Delay cell; (404) Non-overlapping clock generator; (AA) External clock signal; (BB) Reference current; (CC) Output of the phase detector; (DD) Control voltage; (EE) Delayed clock

Abstract translation: 公开了一种没有采样和保持放大器（SHA）的流水线模数转换器的时钟信号发生器。 在无SHA流水线模数转换器（ADC）中使用的时钟信号发生器包括：相位检测器，用于接收从外部输入的外部时钟信号和延迟时钟信号，延迟外部时钟信号以检测和 输出相位差; 电荷泵电路单元，用于接收从相位检测器输出的输出，以产生对应于相位差的控制电压; 延迟电路，用于接收由电荷泵电路单元产生的控制电压，并延迟作为对应于控制电压的延迟值输入的外部时钟信号，以产生延迟时钟信号，并将延迟时钟信号反馈给相位检测器; 以及不重叠的时钟发生器，用于接收延迟时钟信号和外部时钟信号以产生所需的时钟信号。 根据本发明的实施例，采样时间可以与外部时钟信号直接同步，以减少误差。 （附图标记）（401）相位检测器; （402）电荷泵; （403）延迟单元; （404）非重叠时钟发生器; （AA）外部时钟信号; （BB）参考电流; （CC）相位检测器的输出; （DD）控制电压; （EE）延迟时钟