公开(公告)号：KR1020090093145A

公开(公告)日：2009-09-02

申请号：KR1020080018503

申请日：2008-02-28

Applicant: 재단법인서울대학교산학협력재단

Inventor： 김수환 ,  우종관

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/14 ,  H03M1/361 ,  H03M1/662 ,  H03M2201/2216 ,  H03M2201/6309 ,  H03M2201/76

Abstract: A multiplying digital to analog converter and pipelined analog to a digital converter having the same are provided to obtain a desired value in a first timing by making the pipeline analog digital convertor have high gain in second timing. In a multiplying digital to analog converter and pipelined analog to a digital converter having the same, a sample/hold part(110) receives an analog signal. The sample/hold part produces an analog input signal by performing the sampling and holding calculation. A stage unit(120) receives analog input signal, and the stage part outputs a digital stage output power signal consisting of 1.5 bit or 2 bit. The stage part is divided into a first stage including a multiplying digital to analog converter and a second stage(122b) not including the multiplying digital to analog converter.

Abstract translation: 提供一个乘法数模转换器和流水线模拟到具有该数字转换器的数字转换器，以通过使得流水线模拟数字转换器在第二定时具有高增益来在第一定时中获得期望值。 在乘法数模转换器和具有相同数字转换器的流水线模拟转换器中，采样/保持部分（110）接收模拟信号。 采样/保持部分通过执行采样和保持计算产生模拟输入信号。 舞台单元（120）接收模拟输入信号，舞台部分输出由1.5位或2位组成的数字级输出功率信号。 舞台部分被分为包括乘法数模转换器的第一级和不包括乘法数模转换器的第二级（122b）。

公开(公告)号：KR1020150052686A

公开(公告)日：2015-05-14

申请号：KR1020130134406

申请日：2013-11-06

Applicant: 한국과학기술원

Inventor： 류승탁 ,  김종인 ,  민기정

IPC: H03M1/12

CPC classification number: H03M1/122 ,  H03M1/002 ,  H03M1/203 ,  H03M2201/62 ,  H03M2201/6309 ,  H03M2201/718

Abstract: 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받는제 2 래치를포함하는제 2 래치단; 및복수개의 SR래치를구비하고, 어느하나의제 2 래치의 (-)출력값과상기어느하나의제 2 래치의인접한하위제 2 래치의 (+)출력값을수신하여인터폴레이션출력을생성하는제 3 SR 래치단을포함하는아날로그디지털변환기를제공한다.

Abstract translation: 提供了一种模拟数字转换器。 模拟数字转换器包括：第一锁存器，其包括第一锁存器，并且每个第一锁存器接收对应于模拟信号和每个参考电压的模拟输入电压，根据第一时钟放大两个电压之间的差，并输出 第一差分（+）输出和第一差分（ - ）输出; 第二锁存器，其具有从（+）和（ - ）输入端接收第一锁存器的差分输出的第二锁存器和接收第一锁存器的第一差分（ - ）输出和第一差分（+ ）输出接收低参考电压的相邻第一锁存器和第一锁存器的参考电压; 以及第三SR锁存器，其包括SR锁存器，并通过接收第二锁存器的（ - ）输出值和与第二锁存器相邻的下部第二锁存器的（+）输出值产生插值输出。

公开(公告)号：KR1020070057565A

公开(公告)日：2007-06-07

申请号：KR1020050117183

申请日：2005-12-02

Applicant: 주식회사 애트랩

Inventor： 신영호 ,  이방원

IPC: H03M1/10

CPC classification number: G04F10/005 ,  G04F10/10 ,  H03M1/0609 ,  H03M1/1028 ,  H03M2201/192 ,  H03M2201/6309

Abstract: A time-to-digital converting circuit is provided to minimize influence of peripheral noise without an analog circuit by generating digital data according to changed delay time after changing the delay time of a sensing signal according to intensity of an external stimulus. A time-to-digital converting circuit includes a delay variable unit(30), and a delay calculating and data generating unit(40). The delay variable unit(30) generates a reference signal(ref) having a fixed delay and a sensing signal(sen) having a delay variable according to an impedance value of an external signal. The delay calculating and data generating unit(40) calculates a delay difference between the reference signal(ref) and the sensing signal(sen), and generates digital data having a value corresponding to the calculated delay difference.

Abstract translation: 提供了一种时间 - 数字转换电路，用于通过根据外部刺激的强度改变感测信号的延迟时间之后根据改变的延迟时间产生数字数据来最小化没有模拟电路的外围噪声的影响。 时间数字转换电路包括延迟可变单元（30）和延迟计算和数据产生单元（40）。 延迟可变单元（30）根据外部信号的阻抗值产生具有固定延迟的参考信号（ref）和具有延迟变量的感测信号（sen）。 延迟计算和数据生成单元（40）计算参考信号（ref）和感测信号（sen）之间的延迟差，并且生成具有与所计算的延迟差对应的值的数字数据。

公开(公告)号：KR1020150052678A

公开(公告)日：2015-05-14

申请号：KR1020130134384

申请日：2013-11-06

Applicant: 한국과학기술원

Inventor： 류승탁 ,  민기정 ,  김종인

IPC: H03M1/12

CPC classification number: H03M1/0624 ,  H03M1/1009 ,  H03M1/122 ,  H03M1/141 ,  H03M2201/62 ,  H03M2201/6309 ,  H03M2201/718

Abstract: 기설정기울기의램프신호를생성하는램프신호생성부; 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받는제 2 래치를포함하는제 2 래치단; 입력받은상기램프신호를기준으로복수개의제 2 차동출력신호를동일한길이의복수개구간으로나누고기설정주파수의클록신호를생성하여각 제 2 차동출력이변하는시점사이의간격이일정한지여부를확인하는클록신호확인부; 및상기클록신호확인부에서클록개수확인값을수신하고상기제 1 클록에대비하여상기제 2 클록의지연시간값을반복조절해서상기제 2 클록을생성하는제 2 클록위상변화부를포함하는아날로그디지털변환기를제공한다.

Abstract translation: 提供了一种模数转换器，包括：斜坡信号产生单元，其产生具有预设等级的斜坡信号; 具有多个第一锁存器的第一锁存端，每个第一锁存器接收对应于模拟信号和每个参考电压的模拟输入电压，并且根据第一时钟放大两个电压之间的差以产生第一差分（+ ）输出和第一差分（ - ）输出; 第二锁存端具有多个第二锁存器，并且包括通过（+）和（ - ）输入端中的每一个接收一个第一锁存器的差分输出的第二锁存器，以及接收一个第一锁存器的第一锁存器的第一差分输出 通过（+）和（ - ）端分别接收相邻第一锁存器的第一差分（+）输出，其接收与第一锁存器的参考电压相邻的低参考电压; 时钟信号确认单元，根据输入的斜坡信号将多个第二差分输出信号分成多个具有相同长度的部分，产生具有预设频率的时钟信号，以检查每个第二差分输出端之间的时间点之间的间隙 改变是正常的 以及第二时钟相位改变单元，其从所述时钟信号检查单元接收时钟计数检查值，并通过相对于所述第一时钟重复地调整所述第二时钟的时间延迟值来产生所述第二时钟。

公开(公告)号：KR1020100005329A

公开(公告)日：2010-01-15

申请号：KR1020080065318

申请日：2008-07-07

Applicant: 지씨티 세미컨덕터 인코포레이티드 ,  재단법인서울대학교산학협력재단

Inventor： 이희범 ,  김수환 ,  정덕균 ,  신우열

IPC: H03M1/66 ,  H03M3/02

CPC classification number: H03M1/668 ,  H03M1/70 ,  H03M2201/6121 ,  H03M2201/6309

Abstract: PURPOSE: A digital to analog converter for a continuous time sigma delta modulator is provided to improve performance of the converter by controlling a duty ratio of a clock signal. CONSTITUTION: An adding unit(110) adds up a continuous time analog input signal and an analog signal outputted from a digital to analog converter(140). A loop filter(120) includes at least one integrator to perform an integral operation. The integrator is comprised of an operational amplifier and a capacitor. A quantizer(130) performs the quantization operation based on the signal outputted from the loop filter and outputs the digital signal. The digital signal is comprised of one bit or plural bits. The digital to analog converter outputs the analog signal based on the digital signal outputted from the quantizer.

Abstract translation: 目的：提供用于连续时间Σ-Δ调制器的数模转换器，用于通过控制时钟信号的占空比来提高转换器的性能。 构成：添加单元（110）将从模拟转换器（140）输出的连续时间模拟输入信号和模拟信号相加。 环路滤波器（120）包括至少一个积分器以执行积分运算。 积分器由运算放大器和电容器组成。 量化器（130）基于从环路滤波器输出的信号进行量化操作并输出数字信号。 数字信号由一位或多位构成。 数模转换器根据从量化器输出的数字信号输出模拟信号。

公开(公告)号：KR1020080052270A

公开(公告)日：2008-06-11

申请号：KR1020070071103

申请日：2007-07-16

Applicant: 한국전자통신연구원

Inventor： 김이경 ,  김귀동 ,  권종기 ,  김종대

IPC: H03M3/02

CPC classification number: H03M3/39 ,  H03M3/37 ,  H03M2201/6309 ,  H03M2201/711

Abstract: A multi-bit delta sigma modulator is provided to be applied for a multi-bit high speed operation by delaying a feedback signal as much as one clock using a delayer and a differential delayer. A multi-bit delta sigma modulator includes a first integrator(301), a second integrator(303), an analog digital converter(305), a delayer(309), and a differential delayer(311). The first integrator integrates an input signal. The second integrator receives an input of the signal feedbacked from the differential delayer, and compensates for the delayed signal component. The analog digital converter converts the integrated signal into a digital signal. The delayer delays the signal outputted from the analog digital converter. The differential delayer differentiates and delays the signal outputted from the analog digital converter.

Abstract translation: 通过使用延迟器和差分延迟器延迟多达一个时钟的反馈信号，提供多位ΔΣ调制器用于多位高速操作。 多比特ΔΣ调制器包括第一积分器（301），第二积分器（303），模拟数字转换器（305），延迟器（309）和差分延迟器（311）。 第一个积分器集成了一个输入信号。 第二积分器接收从差分延迟器反馈的信号的输入，并补偿延迟的信号分量。 模拟数字转换器将集成信号转换为数字信号。 延迟器延迟模拟数字转换器输出的信号。 差分延迟器对从模拟数字转换器输出的信号进行微分和延迟。

公开(公告)号：KR1020130084454A

公开(公告)日：2013-07-25

申请号：KR1020120005253

申请日：2012-01-17

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

CPC classification number: H03M1/1285 ,  H03M1/122 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/6309

Abstract: PURPOSE: A dual channel analog to digital converter (ADC) is provided to sample an input signal by using a sampling clock of each channel by solving a mismatching problem. CONSTITUTION: An ADC comprises an SHA (110), an MDAC (120-130), an SHA sampling clock generator, and a flash ADC (140-160). An input end of the SHA or the MDAC constructs an X channel and a Y channel. The X channel shares an amplifier with the Y channel. The SHA sampling clock generator generates the sampling clock of the X channel and the sampling clock of the Y channel. The sampling clock of the X channel and the sampling clock of the Y channel are synchronized with a falling edge of a reference clock. A delay control circuit controls the delay time of a reference clock synchronizing with the SHA sampling clock generating the SHA sampling clock generator used in a digital correction circuit.

Abstract translation: 目的：提供双通道模数转换器（ADC），通过解决不匹配问题，通过使用每个通道的采样时钟对输入信号进行采样。 构成：ADC包括SHA（110），MDAC（120-130），SHA采样时钟发生器和闪存ADC（140-160）。 SHA或MDAC的输入端构造X通道和Y通道。 X通道与Y通道共享放大器。 SHA采样时钟发生器产生X通道的采样时钟和Y通道的采样时钟。 X通道的采样时钟和Y通道的采样时钟与参考时钟的下降沿同步。 延迟控制电路控制与产生在数字校正电路中使用的SHA采样时钟发生器的SHA采样时钟同步的参考时钟的延迟时间。

公开(公告)号：KR1020120122899A

公开(公告)日：2012-11-07

申请号：KR1020120040135

申请日：2012-04-18

Applicant: 인터실 아메리카스 엘엘씨

Inventor： 키담비,선더에스. ,  해리스,브래논

IPC: H03M1/12

CPC classification number: H03M1/121 ,  H03M1/0624 ,  H03M1/36 ,  H03M2201/1109 ,  H03M2201/2216 ,  H03M2201/622 ,  H03M2201/6309

Abstract: PURPOSE: A multiplier-free algorithm for estimating sample-time and a gain mismatch error in a two-channel time-interleaved analog to digital converter are provided to deduct an absolute value of an output from two ADCs using a gain mismatch error estimation algorithm. CONSTITUTION: An input signal is converted into first and second digital signals with two time-leaved analog digital converter cores in order to provide a set of two ADC outputs. At least one of the two time-leaved analog digital converter cores has a correction input. The first and second digital signals are interleaved in order to form an expression of being converted into a digital format of the input signal. An error is estimated using a code value which is determined from the first and second digital signals. The correction signal is determined from the error. The correction signal is applied one or more correction input of the two time-leaved analog digital converter cores. [Reference numerals] (AA,DD) Spectrum of a signal having a sample-time mismatch error; (BB) Size(dB); (CC) Frequency(Hz)

Abstract translation: 目的：提供一种用于估计采样时间和双通道时间交织模数转换器中的增益失配误差的无乘数算法，以使用增益失配误差估计算法从两个ADC中扣除输出的绝对值。 构成：输入信号被转换成具有两个时间离散的模拟数字转换器内核的第一和第二数字信号，以提供一组两个ADC输出。 两个有时间的模拟数字转换器核心中的至少一个具有校正输入。 交织第一和第二数字信号以形成被转换为输入信号的数字格式的表达式。 使用从第一和第二数字信号确定的代码值来估计误差。 校正信号由误差确定。 校正信号被应用于两个时间上的模拟数字转换器核的一个或多个校正输入。 （参考数字）（AA，DD）具有采样时间失配误差的信号的频谱; （BB）尺寸（dB）; （CC）频率（Hz）

公开(公告)号：KR1020080032899A

公开(公告)日：2008-04-16

申请号：KR1020060099008

申请日：2006-10-11

Applicant: 한국과학기술원

Inventor： 박인철 ,  강세현

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/0624 ,  H03M1/0634 ,  H03M1/66 ,  H03M2201/615 ,  H03M2201/6309

Abstract: A method and an apparatus for compensating a DC(Direct Current) offset and synchronization using a preamble signal are provided to detect a starting point of time of a preamble only by simple digital comparison computation. An offset detection circuit(30) includes a shift register(31), an accumulation unit(33), and a computation unit(34). The shift register sequentially receives digital conversion values acquired by digital-converting input signals in an over sampling ration of N time and stores the digital conversion values. The accumulation unit accumulates the latest N digital conversion values among the digital conversion values whenever the digital conversion values are inputted, and updates and stores the accumulation values. The computation unit determines whether or not a logic level of the input signal is shifted based on the accumulation values. The computation unit outputs an average value acquired by dividing the accumulation values by N in a DC offset level if the logic level is the input signal is shifted.

Abstract translation: 提供用于补偿使用前置码信号的DC（直流）偏移和同步的方法和装置，以通过简单的数字比较计算来检测前导码的起始时间点。 偏移检测电路（30）包括移位寄存器（31），累加单元（33）和计算单元（34）。 移位寄存器顺序地接收以N次的过采样比数字转换输入信号而获得的数字转换值，并存储数字转换值。 每当输入数字转换值时，积累单元累积数字转换值中的最新N个数字转换值，并且更新并存储累加值。 计算单元基于累积值确定输入信号的逻辑电平是否移位。 如果逻辑电平是输入信号偏移，则计算单元将通过将累积值除以N的DC平均值输出。

公开(公告)号：KR1020150072972A

公开(公告)日：2015-06-30

申请号：KR1020130160711

申请日：2013-12-20

Applicant: 한국과학기술원

Inventor： 류승탁 ,  김종인 ,  민기정

IPC: H03M1/12

CPC classification number: H03M1/1009 ,  H03M1/002 ,  H03M1/202 ,  H03M2201/61 ,  H03M2201/6309 ,  H03M2201/718

Abstract: 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받고제 2 클록에따라두 전압차이를증폭하여제 2 차동 (+)출력과 (-)출력을출력하는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받고제 2 클록에따라두 전압차이를증폭하여제 2 차동 (+)출력과 (-)출력을출력하는제 2 래치를포함하는제 2 래치단; 어느하나의제 2 래치의 (-)출력값과상기어느하나의제 2 래치의인접한하위제 2 래치의 (+)출력값을수신하여 High신호또는 Low신호의인터폴레이션출력을생성하는제 3 SR 래치를포함하는제 3 SR 래치단; 및상기제 3 SR 래치에대응되는아날로그입력전압이상기제 1 래치에입력되면상기제 3 SR 래치의출력을수신하여상기출력이상기 Low신호인경우에는상기제 1 클록에대비하여상기제 2 클록의지연시간이짧아지고상기출력이상기 High신호인경우에는상기제 1 클록에대비하여상기제 2 클록의지연시간이길어지도록조절하는제 2 클록조절회로부를포함하는클록캘리브레이션장치를제공한다.

Abstract translation: 提供了一种时钟校准装置，包括：具有多个第一锁存器的第一锁存端，接收与模拟信号和标准电压相对应的模拟输入电压，根据第一时钟放大电压之间的不同，并输出第一 差分（+）输出和第一差分（ - ）输出; 第二锁存端具有多个第二锁存器，并且包括第二锁存器，其接收通过（+）和（ - ）输入端的第一锁存器的差分输出，并通过放大一个输出端输出第二差分（+）输出和（ - ）输出 根据第二时钟的电压之间的差异，并且还包括接收第一锁存器的第一差分（ - ）输出的第二锁存器和相邻的第一锁存器的第一差分（+）输出，其接收与标准相邻的较低标准电压 分别通过（+）和（ - ）结束第一电压的电压，并且通过根据第二时钟放大不同的电压来输出第二（+）输出和（ - ）输出; 第三SR锁存器端包括接收第二锁存器的（ - ）输出值的第三SR锁存器和与第二锁存器相邻的下部第二锁存器的（+）输出值，并产生高信号或低电平的内插输出 信号; 以及第二时钟调整电路单元，当与所述第三SR锁存器相对应的模拟输入电压被输入到所述第一锁存器时，所述第二时钟调节电路单元接收所述第三SR锁存器的输出，其中当所述第一时钟的输出 是低信号，并且当输出为高信号时，与第一时钟相比，第二时钟的延迟时间变长。