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公开(公告)号：CN111370492B
公开(公告)日：2023-04-28
申请号：CN202010342044.8
申请日：2020-04-27
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 苗彬彬
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了一种集成采样功能的超高压LDMOS复合管，可以对超高压LDMOS管进行电流采样。在超高压LDMOS管后级串联一个作为采样管的低压CMOS管，并通过版图设计把低压CMOS集成在超高压LDMOS管内，超高压晶体管的源端同时是采样管CMOS管的漏端，超高压LDMOS管的栅极与低压CMOS管的栅极各自独立控制，且平行等间距、各自首尾相接呈闭环结构，这样的结构形式可以最大限度保证超高压LDMOS晶体管版图形式紧凑及场板性能，由于低压CMOS管和超高压LDMOS管栅极平行布局且间距很近，使得两者的沟道长度差异随工艺波动很小，所以采样时匹配性很高，采样比精度高，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
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公开(公告)号：CN114220841A
公开(公告)日：2022-03-22
申请号：CN202111513906.X
申请日：2021-12-13
Applicant: 上海华虹宏力半导体制造有限公司
Abstract: 本发明提供一种增加集成在高压环内升压二极管电流的结构，第一至第三横向平直部、U型部以及纵向平直部；U型部包括第一、第二U型纵向部以及U型端；第一、第二U型纵向部的一端分别连接于U型端的两端；第一横向平直部的一端连接于U型部中第一U型纵向部的另一端；第二U型纵向部的另一端与第二横向平直部的一端连接；第二横向平直部的另一端连接于纵向平直部的一端；纵向平直部的另一端连接于第三横向平直部的一端；第一、第二横向平直部处于一条直线上；第三横向平直部与所述第一、第二横向平直部相互平行；U型部处于第一、第二横向平直部与第三横向平直部之间。本发明集成了升压二极管的高压环结构，这种结构增加LDMOS宽度并增大升压二极管的电流。
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公开(公告)号：CN104752518B
公开(公告)日：2018-02-06
申请号：CN201310753318.2
申请日：2013-12-31
Applicant: 上海华虹宏力半导体制造有限公司
Abstract: 本发明公开了一种具有电流采样功能的隔离型高耐压场效应管，包括：结构相同的一个采样管和至少一个被采样管，采样管在被采样管多指状阵列结构周边的源区处分离形成，采样管和被采样管共用漏区和多晶硅场栅极，采样管源区和被采样管源区之间在靠近多晶硅栅极的位置具有高耐压缓冲区，高耐压缓冲区由硅基板P型衬底组成，高耐压缓冲区横跨多晶硅栅极，将采样管和被采样管的源区、衬底P型阱、P型掺杂区隔离；多晶硅栅极横跨采样管和被采样管的源区、衬底P型阱以及源区的N型漂移区。本发明在保持采样管和被采样管的高耐压前提下能减小集成面积，增大被采样管的有效面积，能增大器件的采样比。
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公开(公告)号：CN103594465B
公开(公告)日：2016-08-17
申请号：CN201210291056.8
申请日：2012-08-16
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种静电保护触发电路，包括：第一级电路包括：第一PMOS管，其源极漏极接静电输入端，其栅极通过第一电阻接地；第二级电路包括：第二PMOS管，其源极接静电输入端，其漏极接第一NMOS管的漏极，第一NMOS管的源极接地；第三级电路包括：第二NMOS管，其漏极接静电输入端，其源极接第三NMOS管的栅极；第三PMOS管，其源极接静电输入端，其漏极接第三NMOS管的漏极；第三PMOS管源极接地；其中，第一PMOS管的栅极接第二PMOS管和第一NMOS管的栅极；第二PMOS管的漏极接第二NMOS管和第三PMOS管的栅极；第三PMOS管的漏极和第三NMOS管的漏极相连引出作为本静电保护触发电路的触发输出端。本发明的静电保护触发电路与现有静电保护触发电路相比较能降低静电保护触发电路开启电压，提升静电保护触发电路泄放电流能力。
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公开(公告)号：CN105702678A
公开(公告)日：2016-06-22
申请号：CN201610063990.2
申请日：2016-01-29
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 苗彬彬
IPC: H01L27/06 , H01L29/78 , H01L29/808 , H01L21/82
CPC classification number: H01L27/0617 , H01L21/82 , H01L29/7816 , H01L29/808
Abstract: 本发明公开了一种LDMOS和JFET的集成结构，JFET共用LDMOS的漂移区和漏区，第一多晶硅层首尾相连形成闭合的第一多晶硅环绕结构，LDMOS的源区和沟道区都分别沿着第一多晶硅层的外侧环绕形成具有开口的源区环绕结构；JFET的栅极区和源区形成于开口位置外的深N阱中，使JFET的栅极区和LDMOS的沟道区相分开。本发明还公开了一种LDMOS和JFET的集成结构的制造方法。本发明能够实现JFET的高耐压，同时能提高LDMOS器件的可靠性，还具有较低的成本。
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Patent Agency Ranking
公开(公告)号：CN103545365B
公开(公告)日：2015-12-02
申请号：CN201210240391.5
申请日：2012-07-12
Applicant: 上海华虹宏力半导体制造有限公司
Abstract: 本发明公开了一种用于静电保护的高压NLDMOS结构，包括一N型LDMOS，形成于一硅衬底上方的N型埋层内；N型LDMOS排列成多指状结构；位于两个漏区之间的源区为共源区；所述漏区的有源区内由N型有源区与P型有源区沿长度方向相间排布；所述共源区内插入P型有源区，P型有源区嵌入在N型有源区内，P型有源区将源区内的N型有源区分别隔开；P型有源区与N型有源区沿长度方向相间排布；所有的漏极共连接ESD进入端，所有的源极共连接地，所有的栅极共连接信号端。本发明通过改变源区上靠近栅极的P+扩散区的宽度，能够有效调整触发电流和骤回电压。本发明用于高压静电保护，既可以有效地提高LDMOS的抗闩锁能力，又能够保证其静电防护能力不受影响。
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公开(公告)号：CN104752518A
公开(公告)日：2015-07-01
申请号：CN201310753318.2
申请日：2013-12-31
Applicant: 上海华虹宏力半导体制造有限公司
CPC classification number: H01L29/80 , H01L29/0661
Abstract: 本发明公开了一种具有电流采样功能的隔离型高耐压场效应管，包括：结构相同的一个采样管和至少一个被采样管，采样管在被采样管多指状阵列结构周边的源区处分离形成，采样管和被采样管共用漏区和多晶硅场栅极，采样管源区和被采样管源区之间在靠近多晶硅栅极的位置具有高耐压缓冲区，高耐压缓冲区由硅基板P型衬底组成，高耐压缓冲区横跨多晶硅栅极，将采样管和被采样管的源区、衬底P型阱、P型掺杂区隔离；多晶硅栅极横跨采样管和被采样管的源区、衬底P型阱以及源区的N型漂移区。本发明在保持采样管和被采样管的高耐压前提下能减小集成面积，增大被采样管的有效面积，能增大器件的采样比。
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公开(公告)号：CN104425480A
公开(公告)日：2015-03-18
申请号：CN201310362902.5
申请日：2013-08-19
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种高压静电保护结构，包括：一N型LDMOS置于一硅衬底上方的P型埋层内；多晶硅栅右侧有源区是LDMOS漏区，包括：设置于P型埋层右侧上部的高压N阱和第一N+型扩散区，第一N+扩散区与多晶硅栅之间相隔一场氧化区，第一N+扩散区及该场氧化区均被高压N阱包围；多晶硅栅的左侧有源区是LDMOS的源区，包括：设置于P型埋层右侧上部的高压P阱和N阱；部分第二N+扩散区和第一P+扩散区位于N阱上方，其余部分第二N+扩散区位于高压P阱上部，第二P+扩散区位于高压P阱上方；第一P+扩散区、第二P+扩散区和第二N+扩散区之间具有场氧化区；第一P+扩散区、第二P+扩散区和多晶硅栅引出并接地，第一N+扩散区引出作为静电输入端。本发明提供一种不易触发闩锁效应的高压静电保护结构。
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公开(公告)号：CN104282665A
公开(公告)日：2015-01-14
申请号：CN201310294138.2
申请日：2013-07-12
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L23/60 , H01L29/78 , H01L29/417
Abstract: 本发明公开了一种高压静电保护结构，包括：一N型LDMOS置于一硅衬底上方的N型埋层内；多晶硅栅极的右侧有源区是LDMOS的漏区，由高压N阱，P-型注入区，N-型注入区,第一P+型扩散区和第一N+型扩散区组成；第一P+扩散区以及部分场氧化区下方是P-注入区，第一N+型扩散区下方是N-注入区，P-注入区和N-注入区被高压N阱包围；多晶硅栅极的左侧有源区是此N型LDMOS的源区，由第二N+型扩散区组成，与第二N+扩散区相隔第三场氧化区有第二P+扩散区；漏区的N+型扩散区连接ESD进入端，源区的第二N+型扩散区、第二P+型扩散区和多晶硅栅极一并接地。本发明能提高高压静电保护结构的均匀导通能力，能提高骤回电压防止闩锁效应的发生。
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公开(公告)号：CN115498014A
公开(公告)日：2022-12-20
申请号：CN202210978642.3
申请日：2022-08-16
Applicant: 上海华虹宏力半导体制造有限公司
Abstract: 本发明提供一种栅驱动电路的高压隔离环结构，包括高压场效应管、高耐压隔离环及两者之间的高压过渡区连接形成的闭环结构；闭环结构内部为高端电压区域，外部为低端电压区域；插入在高压场效应管和高端电压区域之间的P型屏蔽隔离环；嵌套在P型屏蔽隔离环上的自屏蔽隔离环；形成于P型屏蔽隔离环间的高压互连寄生电阻区，调节自屏蔽隔离环嵌入在P型屏蔽隔离环的位置以及两根P型屏蔽隔离环的间距可以调整高压互连寄生电阻区的寄生N‑epi电阻。本发明在高压场效应管和高端电压区域之间用P型屏蔽隔离环来实现两者完全隔离，然后在P型屏蔽隔离环上嵌套自屏蔽隔离环，实现部分区域全屏蔽隔离、部分区域自屏蔽隔离的半自屏蔽隔离结构。
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