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公开(公告)号：CN101587166B
公开(公告)日：2012-06-27
申请号：CN200910053852.6
申请日：2009-06-26
Applicant: 上海大学
IPC: G01R31/28 , G01R31/317
Abstract: 本发明涉及一种片上系统中嵌入式逻辑芯核的故障测试系统。它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线和一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量。采用本发明，能够对各个已深深嵌入片上系统内的逻辑芯核实现全面的测试访问，并且能够保证各个逻辑芯核在测试过程中的相互隔离和有效控制。本发明电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。
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公开(公告)号：CN102012480A
公开(公告)日：2011-04-13
申请号：CN201010291157.6
申请日：2010-09-21
Applicant: 上海大学
IPC: G01R31/3185
Abstract: 本发明涉及一种多级排序算法运用于片上系统内嵌逻辑芯核测试调度的方法。其操作步骤为调度矩阵Z建立与初始化、调度矩阵Z行扩展、调度矩阵Z行收缩、调度矩阵Z总测试带宽-总测试时间(W-T)二维调度排序、调度矩阵Z总测试带宽-调节因子(W-α)双重遍历和报告生成。本发明能够将片上系统内嵌逻辑芯核测试调度和逻辑芯核内测试链路成链两个以往相对独立的问题有效地统一解决，进而能够有效地降低片上系统的测试时间和测试开销。本发明操作方便，适用于各种以扫描链方式完成逻辑芯核可测性设计的片上系统。
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公开(公告)号：CN101587166A
公开(公告)日：2009-11-25
申请号：CN200910053852.6
申请日：2009-06-26
Applicant: 上海大学
IPC: G01R31/28 , G01R31/317
Abstract: 本发明涉及一种片上系统中嵌入式逻辑芯核的故障测试系统。它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线和一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量。采用本发明，能够对各个已深深嵌入片上系统内的逻辑芯核实现全面的测试访问，并且能够保证各个逻辑芯核在测试过程中的相互隔离和有效控制。本发明电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。
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公开(公告)号：CN102323536A
公开(公告)日：2012-01-18
申请号：CN201110142785.2
申请日：2011-05-31
Applicant: 上海大学
IPC: G01R31/3177
Abstract: 本发明涉及一种片上系统中高速超宽总线故障测试系统和方法。它包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程，其电路由一个测试访问通道组、六条测试链路和一组高速超宽总线测试控制线组成；其测试流程由单向型高速超宽总线测试流程和双向型高速超宽总线测试流程组成。采用本发明，能够对片上系统中的高速超宽总线实现全面的测试访问，完成高速超宽总线上信号完整性故障和固定逻辑值故障的测试，并且能够保证各条总线在测试过程中的相互隔离和有效控制。本发明电路结构简单、测试流程简捷，适用于片上系统中各种类型的高速超宽总线。
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公开(公告)号：CN102291791A
公开(公告)日：2011-12-21
申请号：CN201110263995.7
申请日：2011-09-08
Applicant: 上海大学
Abstract: 本发明涉及一种无线传感器网络的自适应路由软切换方法。其操作步骤为路由器保证时隙申请及初始路由建立、终端节点路由建立及初始路由软切换、路由器保证时隙及路由更新、终端节点路由软切换和数据传输。本发明能够根据节点实时状态，灵活地切换路由节点，进而有效避免节点在移动过程中的短暂脱离网络问题，以降低数据丢失率；同时，本发明在路由切换过程中引入了对路由器能量以及全局能量的均衡处理机制，进而能够有效延长整个网络的生存周期。本发明实现方式简单，适用于小规模、节点具有移动性的无线传感器网络。
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Patent Agency Ranking
公开(公告)号：CN1741582A
公开(公告)日：2006-03-01
申请号：CN200510029591.6
申请日：2005-09-13
Applicant: 上海大学
Abstract: 本发明涉及一种全数字叠加图文信息于标准模拟视频信号的可复用电路。它包含有视频同步信号处理单元、内部叠加位置控制单元、叠加位置控制选择单元、内部时序控制单元、地址码生成单元、自激振荡单元和叠加信息处理单元。本发明能实时完成在标准模拟视频信号中叠加最多128个16×16点阵符号信息(如字符或图标等)，字符叠加行数和每行叠加字符数均可选；并可确定叠加图文信息在屏幕上的显示位置。本发明电路结构简单、复用性强，适用于各种使用IP(Intellectual Property)核复用技术设计构建的叠加图文信息于标准模拟视频信号用集成电路；同时，由于采用16×16点阵为基本叠加单位，特别适合中文字符的叠加。
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公开(公告)号：CN102012480B
公开(公告)日：2014-04-02
申请号：CN201010291157.6
申请日：2010-09-21
Applicant: 上海大学
IPC: G01R31/3185
Abstract: 本发明涉及一种多级排序算法运用于片上系统内嵌逻辑芯核测试调度的方法。其操作步骤为调度矩阵Z建立与初始化、调度矩阵Z行扩展、调度矩阵Z行收缩、调度矩阵Z总测试带宽-总测试时间(W-T)二维调度排序、调度矩阵Z总测试带宽-调节因子(W-α)双重遍历和报告生成。本发明能够将片上系统内嵌逻辑芯核测试调度和逻辑芯核内测试链路成链两个以往相对独立的问题有效地统一解决，进而能够有效地降低片上系统的测试时间和测试开销。本发明操作方便，适用于各种以扫描链方式完成逻辑芯核可测性设计的片上系统。
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公开(公告)号：CN100492039C
公开(公告)日：2009-05-27
申请号：CN200510026242.9
申请日：2005-05-27
Applicant: 上海大学 , 上海上大众芯微电子有限公司
Abstract: 本发明涉及一种集成电路片上系统(SoC System on a Chip)中故障的测试系统和方法。它包含有为完善集成电路片上系统可测试性而增加的电路和基于此电路运行的测试寻访机制，其电路由串行测试总线、并行测试总线、IP(Intellectual Property)核边缘封装单元链路、时钟控制单元与IP核选择译码单元组成；其测试寻访机制由IP核独立测试寻访机制和IP核核间连线故障的测试寻访机制组成。本发明可利用各IP已有的可测性设计(DFT Design for Testability)方法由系统层完成对其单独测试，并可进行IP核核间连线故障测试，使集成电路片上系统故障覆盖率进一步提高。
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公开(公告)号：CN1734278A
公开(公告)日：2006-02-15
申请号：CN200510026242.9
申请日：2005-05-27
Applicant: 上海大学 , 上海上大众芯微电子有限公司
Abstract: 本发明涉及一种集成电路片上系统(SoC Systemon a Chip)中故障的测试系统和方法。它包含有为完善集成电路片上系统可测试性而增加的电路和基于此电路运行的测试寻访机制，其电路由串行测试总线、并行测试总线、IP(Intellectual Property)核边缘封装单元链路、时钟控制单元与IP核选择译码单元组成；其测试寻访机制由IP核独立测试寻访机制和IP核核间连线故障的测试寻访机制组成。本发明可利用各IP已有的可测性设计(DFT Design for Testability)方法由系统层完成对其单独测试，并可进行IP核核间连线故障测试，使集成电路片上系统故障覆盖率进一步提高。
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公开(公告)号：CN119209823A
公开(公告)日：2024-12-27
申请号：CN202411368303.9
申请日：2024-09-29
Applicant: 上海大学
Abstract: 本发明提供串联电池包、电量主动均衡电路、控制方法及拓展拓扑。主要包括2至16个串联的电芯，每个电芯对应1套反激式变压器和1个光耦继电器，所有反激式变压器复用单个高频斩波管；反激式变压器输入侧连接多个串联电芯，输出侧连接单个电芯，用于降压和能量传输；光耦继电器一侧连接串联电芯的正极，另一侧连接对应的反激式变压器，用于对单个电芯充电进行选通，控制电芯均衡时间；高频斩波管与反激式变压器连接，接收来自外部微控制器发出的PWM信号，调整所有反激式变压器输出侧电压，控制电芯均衡电流。本发明有效应对由一致性较差的电芯串联组成的电池包，确保多模式下电芯的主动均衡工作，显著减少因单个电芯过充、过放引发的安全隐患。
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