-
公开(公告)号：CN1716445B
公开(公告)日：2010-04-28
申请号：CN200510070161.9
申请日：2003-07-22
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/409 , G11C11/419 , G11C7/00
CPC classification number: G11C7/12
Abstract: 一种半导体存储装置，多个位线(5)中非选择位线的预充电电位，由HPR电压源(2)设定成比确定存储在存储器单元中的数据高电位侧的电位的电源电压(Vcc)(0.5V～1.2V范围内的低电压，例如0.8V)要低的电位(例如1/2Vcc＝0.4V)。多个字线(4)中非选择字线的电位，由NWL电压源设定成给定负电位(例如-1/4Vcc＝-0.2V)。上述非选择位线的预充电电位(0.4V)非选择字线的负电位(-0.2V)的绝对值的合计值，设定成低于电源电压(Vcc)(0.8V)。从而在半导体存储装置中，在有效限制多个存储器单元的截止漏电流的同时、可以有效限制栅极漏电流以及GIDL漏电流。
-
公开(公告)号：CN1333406C
公开(公告)日：2007-08-22
申请号：CN03138535.4
申请日：2003-06-03
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/413 , H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , G11C11/412 , H01L27/1104 , Y10S257/903
Abstract: 本发明是不增加制造工序的复杂程度而在同一晶片上安装各种电路方块。解决方法是，在一个晶片上安装第1～第3逻辑电路和第1～第3SRAM(静态随机存取存储器)。第1及第3逻辑电路和它们的SRAM根据需要截断电源，而第2逻辑电路和其SRAM常处于通电状态。第3SRAM具有最大的记忆容量。第1～第3SRAM单元阵列的平均沟道宽度设定在其他电路方块的一半以下，并通过追加注入离子及设定低速操作的第2及第3SRAM单元阵列的沟道杂质浓度比高速操作的第1SRAM单元阵列的高，可以各自实现第1SRAM单元阵列的低阈值电压和在有必要削减泄漏的第2及第3SRAM单元阵列内的高阈值电压Vt的MOS晶体管。
-
公开(公告)号：CN1119374A
公开(公告)日：1996-03-27
申请号：CN95107189.0
申请日：1995-06-02
Applicant: 松下电器产业株式会社
IPC: H03K3/86
Abstract: 在由各信号线激励各负载电容的信号传输电路中，各信号线可通过开关与其它信号线互相连接。通过上述开关使电位不同的2个信号线互相连接，对信号线中的电荷进行再分配，而不使电荷通过电源线和地线放电。因此当n个负载电容彼此相等时，如果控制各开关，使各信号线的电位变化的相位各错开1/n，则与单独激励n个负载电容时相比，能用1/n电荷量激励负载电容，能以降低消耗电流。
-
公开(公告)号：CN1393886A
公开(公告)日：2003-01-29
申请号：CN02122294.0
申请日：2002-06-04
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C7/06
CPC classification number: G11C7/065
Abstract: 一种读出放大电路，为了控制位线分离电路的电阻延迟，为CMOS锁存器的一部分的NMOS锁存器，用4个串联NMOS晶体管组成。2个NMOS晶体管的各个栅电极不经过位线分离电路，直接交叉耦合在位线对上，并且，另外2个NMOS晶体管中的各个栅电极被交叉耦合在位线分离电路的后级的初级输出节点对上。
-
公开(公告)号：CN1197294A
公开(公告)日：1998-10-28
申请号：CN98107049.3
申请日：1998-02-04
Applicant: 松下电器产业株式会社
CPC classification number: G01R31/3004 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的半导体器件包括:包括多个电路块的阵列部分;漏电流切断部分,用于切断出现在阵列部分中多个电路块的至少一个中的漏电流;以及控制部分,用于根据漏电流切断信息控制漏电流切断部分。
-
Patent Agency Ranking
公开(公告)号：CN1153428A
公开(公告)日：1997-07-02
申请号：CN96120380.3
申请日：1996-10-21
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: H03K19/096
CPC classification number: H03K5/1508 , G06F1/10 , H03K5/133 , H03L7/0814
Abstract: 一种相位调整电路，包括一用于提供与参考时钟信号同步的内部时钟信号的电路；一用于将内部时钟信号延时一段预定的延迟时间和延时电路；以及一用于调整参考时钟信号的相位和被延时了一段预定延迟时间的内部时钟信号的相位之间的相差的调整部件。
-
公开(公告)号：CN1251240C
公开(公告)日：2006-04-12
申请号：CN02125170.3
申请日：2002-06-28
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/40 , G11C11/407 , H01L27/11 , H01L21/8244
CPC classification number: H01L27/1104
Abstract: 一种静态随机存储器，其目的在于：在控制位线的放大迟延时间增加的同时缩小单元面积。拥有由6个晶体管构成的存取单元的CMOS型静态随机存储器(SRAM)中，仅增加一个基本电路中的驱动晶体管(MN1)及存取晶体管(MN3)的尺寸，而缩小另外4个晶体管的尺寸。
-
公开(公告)号：CN1225739C
公开(公告)日：2005-11-02
申请号：CN02122294.0
申请日：2002-06-04
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C7/06
CPC classification number: G11C7/065
Abstract: 一种读出放大电路，为了控制位线分离电路的电阻延迟，为CMOS锁存器的一部分的NMOS锁存器，用4个串联NMOS晶体管组成。2个NMOS晶体管的各个栅电极不经过位线分离电路，直接交叉耦合在位线对上，并且，另外2个NMOS晶体管中的各个栅电极被交叉耦合在位线分离电路的后级的初级输出节点对上。
-
公开(公告)号：CN1137516C
公开(公告)日：2004-02-04
申请号：CN98107049.3
申请日：1998-02-04
Applicant: 松下电器产业株式会社
CPC classification number: G01R31/3004 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的半导体器件包括：包括多个电路块的阵列部分；漏电流切断部分，用于切断出现在阵列部分中多个电路块的至少一个中的漏电流；以及控制部分，用于根据漏电流切断信息控制漏电流切断部分。
-
公开(公告)号：CN1395251A
公开(公告)日：2003-02-05
申请号：CN02140267.1
申请日：2002-07-02
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
CPC classification number: G11C5/063 , G11C7/18 , H01L27/1104
Abstract: 本发明提供一种能够减少半导体存储装置中信号延迟的半导体存储装置。该半导体存储装置的结构如图1(b)的剖面图所示，位线BLUn具有沿存储单元群10向列方向延伸的延伸部16A及16B和与形成在Si衬底15上的各存储单元的存取晶体管(未图示)连接的接点插头14。位线BLDn具有沿存储单元群10向列方向延伸的延伸部17和与形成在Si衬底15上的各存储单元的存取晶体管(未图示)连接的接点插头14。还有，位线/BLUn及/BLDn也分别具有与位线BLUn及BLDn完全相同的结构。
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.027 seconds)
