总线选择装置以及具有该装置的半导体集成电路系统

    公开(公告)号:CN1145892C

    公开(公告)日:2004-04-14

    申请号:CN99803549.1

    申请日:1999-03-12

    CPC classification number: G06F13/4022 G06F13/16

    Abstract: 总线选择装置(3)与主芯片(1)单独设置。该总线选择装置(3)设置于实质上相对所述主芯片(1)和多个副芯片(2a~2c)等距离的位置上。所述主芯片(1)在发送接收命令或数据时,将表示所述多个芯片(1,2a~2c)之间的总线(B,Ba~Bc)的连接信息信号输出给所述总线选择装置(3)。该总线选择装置(3)根据所述连接信息信号,对所述多个芯片之间的总线连接进行切换,进行选择。于是,所述多个芯片(1,2a~2c)之间的总线长度在各总线之间基本上相等,并且较短,可在多个芯片之间高速地传送数据。另外可减少主芯片所需要的管脚数量。

    半导体装置,其工作方法及其制作方法

    公开(公告)号:CN1111401A

    公开(公告)日:1995-11-08

    申请号:CN94118396.3

    申请日:1994-11-14

    CPC classification number: H01L27/0218

    Abstract: 一种半导体装置包括具有基底部分、栅极、源极和漏极的MIS晶体管;产生加于MIS晶体管基底部分的偏压的基底偏压产生电路;设置于MIS晶体管的基底部分和基底偏压产生电路之间、且两端电位在MIS晶体管工作和非工作时发生变化的电阻。MIS晶体管的基底偏压在工作时变浅,而非工作时变深,以自调整形式发生变化。因而,在工作时阈值降低、动作高速,而在非工作时,基底偏压变深而降低截止电流。可构成高速且功耗低的半导体装置。

    半导体存储装置
    3.
    发明授权

    公开(公告)号:CN100431049C

    公开(公告)日:2008-11-05

    申请号:CN200410003822.1

    申请日:2004-02-06

    CPC classification number: G11C11/413

    Abstract: 具备:具有驱动字线的驱动晶体管的字线驱动电路;在字线驱动电路的输出到达高电平后立即的时间,使字线驱动电路的驱动晶体管截止的电路;在驱动晶体管截止后的时间,使字线升压的字线升压电路。字线升压电路由一端连接到字线的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路构成。电容驱动电路在使驱动晶体管成为截止的时间,使输出从低电平变化为高电平。耦合电容由与字线并行的布线构成。

    存储器宏及半导体集成电路

    公开(公告)号:CN1251328C

    公开(公告)日:2006-04-12

    申请号:CN200310114832.8

    申请日:2003-11-07

    CPC classification number: H01L27/0203 G11C5/025 H01L27/105

    Abstract: 本发明的目的在于:提供能够减少在高位层次中的布线的占有面积的存储器宏及半导体集成电路而又不损害其通用性。为此,设置存储器阵列部、成为存储器阵列部的接口的连接电路、以及连接存储器阵列部与连接电路的信号布线。在存储器阵列部上部设置由第1及第2布线层构成的网状布线。连接电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、连接电路或者信号布线的上部的第3布线层构成的多条信号线上。设置中间布线的区域被配置在存储器阵列部或者信号布线的上部,而且,在设置中间布线的区域不存在由第2布线层构成的网状布线。

    半导体装置及其工作方法

    公开(公告)号:CN1099130C

    公开(公告)日:2003-01-15

    申请号:CN94118396.3

    申请日:1994-11-14

    CPC classification number: H01L27/0218

    Abstract: 一种半导体装置包括具有基底部分、栅极、源极和漏极的MIS晶体管;产生加于MIS晶体管基底部分的偏压的基底偏压产生电路;设置于MIS晶体管的基底部分和基底偏压产生电路之间、且两端电位在MIS晶体管工作和非工作时发生变化的电阻。MIS晶体管的基底偏压在工作时变浅,而非工作时变深,以自调整形式发生变化。因而,在工作时阈值降低、动作高速,而在非工作时,基底偏压变深而降低截止电流。可构成高速且功耗低的半导体装置。

    半导体存储装置
    6.
    发明公开

    公开(公告)号:CN1297566A

    公开(公告)日:2001-05-30

    申请号:CN99805064.4

    申请日:1999-04-20

    CPC classification number: G11C8/14 G11C8/12 G11C11/4087

    Abstract: 一种半导体存储装置,设置各自带有分层型字线构成的4个存储组(10—13)。在各存储组中在固定了主字线的选择的情况下可以改变激活的副字线及列选择线,在特定的模式通过上述控制分组(PKT)被指定时模式判定器(15)在固定了每个存储组的主字改变使能(MEN0—3)信号的逻辑电平的情况下生成每个存储组的副字改变使能(SEN0—3)信号及每个存储组的列改变使能(CEN0—3)信号的各自的上升沿。由此提高了各存储组的行存取速度。

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