公开(公告)号：CN1523446A

公开(公告)日：2004-08-25

申请号：CN200310118267.2

申请日：2003-12-09

Applicant: 松下电器产业株式会社

Inventor： 山际实 ,  谷本正 ,  三坂章夫 ,  日野上丽子

IPC: G03F1/08 ,  H01L21/027 ,  G03F7/20

CPC classification number: G03F1/36

Abstract: 本发明建立了一种用于减少掩模CAD处理的工作量并确保OPC处理中定义的最小尺寸的掩模图形校正技术。本发明的方法包括以下步骤：测量掩模图形的线宽；提取掩模图形的线宽小于预定尺寸的边缘；产生相对于线宽小于预定尺寸的边缘之间的中心具有预定宽度的中心几何对象；以及用中心几何对象代替掩模图形的线宽小于预定尺寸的部分。由此将掩模图形的线宽改变成中心几何对象的预定尺寸的宽度。这显著地减少了现有技术中基于校正表对尺寸的每个值进行几何对象计算的步骤的数量，由此缩短了掩模CAD处理时间。

公开(公告)号：CN1574217A

公开(公告)日：2005-02-02

申请号：CN200310118237.1

申请日：2003-12-08

Applicant: 松下电器产业株式会社

Inventor： 山际实 ,  谷本正 ,  三坂章夫 ,  日野上丽子

IPC: H01L21/027 ,  G03F1/08 ,  G03F7/20

CPC classification number: G06F17/5068

Abstract: 本发明提供半导体设计布图形成方法和图形图案形成单元特别涉及一晶片上布图的半导体设计布图形成方法，其中所布设的布线间距不同，并且其中在该布图的非布线区形成与布线无关的虚拟图形图案，以使虚拟图形图案与相邻布线之间的间隔变得与布线的间隔相同。可以使该晶片上设计布图中各条线的端部间距均一，以便可以限定这些线端部形状变化(后退)的差量。由此可以使该晶片上的后退量均一，以便可以简化锤形图形形成的技术要求，并且可以缩短掩模CAD处理过程所需的时间，还可以减少掩模数据量。本发明实现了减少估算一条线图案中端部后退量的工作量和简化掩模的CAD处理过程。

公开(公告)号：CN1278182C

公开(公告)日：2006-10-04

申请号：CN200310118267.2

申请日：2003-12-09

Applicant: 松下电器产业株式会社

Inventor： 山际实 ,  谷本正 ,  三坂章夫 ,  日野上丽子

IPC: G03F1/08 ,  H01L21/027 ,  G03F7/20

CPC classification number: G03F1/36

Abstract: 本发明建立了一种用于减少掩模CAD处理的工作量并确保OPC处理中定义的最小尺寸的掩模图形校正技术。本发明的方法包括以下步骤：测量掩模图形的线宽；提取掩模图形的线宽小于预定尺寸的边缘；产生相对于线宽小于预定尺寸的边缘之间的中心具有预定宽度的中心几何对象；以及用中心几何对象代替掩模图形的线宽小于预定尺寸的部分。由此将掩模图形的线宽改变成中心几何对象的预定尺寸的宽度。这显著地减少了现有技术中基于校正表对尺寸的每个值进行几何对象计算的步骤的数量，由此缩短了掩模CAD处理时间。