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公开(公告)号：CN1523446A
公开(公告)日：2004-08-25
申请号：CN200310118267.2
申请日：2003-12-09
Applicant: 松下电器产业株式会社
IPC: G03F1/08 , H01L21/027 , G03F7/20
CPC classification number: G03F1/36
Abstract: 本发明建立了一种用于减少掩模CAD处理的工作量并确保OPC处理中定义的最小尺寸的掩模图形校正技术。本发明的方法包括以下步骤：测量掩模图形的线宽；提取掩模图形的线宽小于预定尺寸的边缘；产生相对于线宽小于预定尺寸的边缘之间的中心具有预定宽度的中心几何对象；以及用中心几何对象代替掩模图形的线宽小于预定尺寸的部分。由此将掩模图形的线宽改变成中心几何对象的预定尺寸的宽度。这显著地减少了现有技术中基于校正表对尺寸的每个值进行几何对象计算的步骤的数量，由此缩短了掩模CAD处理时间。
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公开(公告)号：CN1574217A
公开(公告)日：2005-02-02
申请号：CN200310118237.1
申请日：2003-12-08
Applicant: 松下电器产业株式会社
IPC: H01L21/027 , G03F1/08 , G03F7/20
CPC classification number: G06F17/5068
Abstract: 本发明提供半导体设计布图形成方法和图形图案形成单元特别涉及一晶片上布图的半导体设计布图形成方法，其中所布设的布线间距不同，并且其中在该布图的非布线区形成与布线无关的虚拟图形图案，以使虚拟图形图案与相邻布线之间的间隔变得与布线的间隔相同。可以使该晶片上设计布图中各条线的端部间距均一，以便可以限定这些线端部形状变化(后退)的差量。由此可以使该晶片上的后退量均一，以便可以简化锤形图形形成的技术要求，并且可以缩短掩模CAD处理过程所需的时间，还可以减少掩模数据量。本发明实现了减少估算一条线图案中端部后退量的工作量和简化掩模的CAD处理过程。
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公开(公告)号：CN1278182C
公开(公告)日：2006-10-04
申请号：CN200310118267.2
申请日：2003-12-09
Applicant: 松下电器产业株式会社
IPC: G03F1/08 , H01L21/027 , G03F7/20
CPC classification number: G03F1/36
Abstract: 本发明建立了一种用于减少掩模CAD处理的工作量并确保OPC处理中定义的最小尺寸的掩模图形校正技术。本发明的方法包括以下步骤：测量掩模图形的线宽；提取掩模图形的线宽小于预定尺寸的边缘；产生相对于线宽小于预定尺寸的边缘之间的中心具有预定宽度的中心几何对象；以及用中心几何对象代替掩模图形的线宽小于预定尺寸的部分。由此将掩模图形的线宽改变成中心几何对象的预定尺寸的宽度。这显著地减少了现有技术中基于校正表对尺寸的每个值进行几何对象计算的步骤的数量，由此缩短了掩模CAD处理时间。
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公开(公告)号：CN1285112C
公开(公告)日：2006-11-15
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
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Patent Agency Ranking
公开(公告)号：CN1503342A
公开(公告)日：2004-06-09
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
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公开(公告)号：CN1329971C
公开(公告)日：2007-08-01
申请号：CN03158611.2
申请日：2003-09-17
Applicant: 松下电器产业株式会社
IPC: H01L21/76 , H01L21/304
CPC classification number: H01L21/31053 , G06F17/5068 , H01L21/76229
Abstract: 半导体衬底被至少一个槽分成面积较大的第一区和面积较小的第二区。在包含所述槽的内部的半导体衬底表面上形成绝缘膜。利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。作为选择，利用具有单独一个开孔图样和格子窗图样的蚀刻掩膜，在第一区中形成与单独一个开孔图样对应的多个开孔，并且使绝缘膜受到蚀刻，其中，在第二区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。在这两种情况下，都将多余的绝缘膜抛光去掉。
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公开(公告)号：CN1932651A
公开(公告)日：2007-03-21
申请号：CN200610153639.9
申请日：2006-09-12
Applicant: 松下电器产业株式会社
CPC classification number: G03F7/70441 , G03F7/70433
Abstract: 提供了一种半导体器件制造方法，用于可能高速地以高精度形成图案，通过在OPC处理步骤中将布局数据分割成单元、并且接着将OPC应用于每个单元，可以通过一个单元一次处理完成相同的块，并且在芯片上排列了各个应用了OPC的单元之后，将OPC仅仅应用于单元边界部分，从而可以确保单元边界附近的尺寸精度。而且，由于使得在单元边界部分上的图案被均匀地缩小，因此可以简化单元边界部分的OPC，从而可以应用快速处理。
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公开(公告)号：CN1929138A
公开(公告)日：2007-03-14
申请号：CN200610110850.2
申请日：2006-08-15
Applicant: 松下电器产业株式会社
IPC: H01L27/092 , H01L23/522
CPC classification number: H01L27/0203 , H01L29/4238
Abstract: 一种金属氧化物半导体晶体管单元及半导体装置，抑制因半导体装置的电路图布置而导致的晶体管特性的降低及栅极沟道长度尺寸的偏差。金属－金属氧化物－半导体结构的金属氧化物半导体晶体管单元，在P沟道栅极端子和N沟道栅极端子之间形成一条固定宽度且成直线状的栅极布线，并且包括了多条该栅极布线(10)。P沟道晶体管和N沟道晶体管的栅极布线，在单元的交界处，分别用冗长的布线加以连接。
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公开(公告)号：CN1495875A
公开(公告)日：2004-05-12
申请号：CN03158611.2
申请日：2003-09-17
Applicant: 松下电器产业株式会社
IPC: H01L21/76 , H01L21/304
CPC classification number: H01L21/31053 , G06F17/5068 , H01L21/76229
Abstract: 半导体衬底被至少一个槽分成面积较大的第一区和面积较小的第二区。在包含所述槽的内部的半导体衬底表面上形成绝缘膜。利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。作为选择，利用具有单独一个开孔图样和格子窗图样的蚀刻掩膜，在第一区中形成与单独一个开孔图样对应的多个开孔，并且使绝缘膜受到蚀刻，其中，在第二区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。在这两种情况下，都将多余的绝缘膜抛光去掉。
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