基于区块链的隐蔽通信消息安全编码方法、系统和介质

    公开(公告)号:CN111818031B

    公开(公告)日:2022-06-24

    申请号:CN202010606990.9

    申请日:2020-06-30

    Abstract: 本发明提供了一种基于区块链的隐蔽通信消息安全编码方法、系统和介质,所述方法包括以下步骤:发送端对待传输的隐蔽数据进行第一隐蔽处理,获得隐蔽消息组;基于发送端将所述隐蔽消息组传输至初始区块链节点的交易事件,在初始区块链节点上生成第一智能合约;接收端依据所述标识码捞取所需的隐蔽消息组;基于接收端从区块链中相应节点上获取所述隐蔽消息组的交易事件生成第二智能合约;监管端获取所述第一智能合约和所述第二智能合约,对第一智能合约及所述第二智能合约进行合法性查验后,向接收端发送所述隐蔽消息组对应的发送端密钥;并将上述交易事件保存至区块链账簿上。本发明可实现高效、可扩展、传输量大、隐蔽性好的安全可靠通信。

    一种基于CPU+FPGA的加解密方法及系统

    公开(公告)号:CN111193591A

    公开(公告)日:2020-05-22

    申请号:CN201911408431.0

    申请日:2019-12-31

    Abstract: 本发明提供一种基于CPU+FPGA的加解密方法及系统,其中,CPU上电配置FPGA;FPGA根据CPU发送的算法模式、加/解密指令、算法参数和使能信号对待处理数据进行加/解密处理并向CPU返回处理结果;本发明通过CPU+FPGA模式的处理方式将复杂运算放入DSP完成,拓展了算法可重构能力;本发明利用FPGA的可重构特点,将加密算法移植到FPGA上实现,相比CPU大大提高了算法的处理速度,同时避免了使用IP核或者算法专用芯片,实现了算法的可重构性;并且FPGA配置文件先由加密程序加密,加密后的文件由CPU烧写进Flash,上电时采用CPU上电配置FPGA,保证了FPGA程序不能被配置芯片回读,确保了加密的可靠性。

    一种基于CPU+FPGA的加解密方法及系统

    公开(公告)号:CN111193591B

    公开(公告)日:2023-06-20

    申请号:CN201911408431.0

    申请日:2019-12-31

    Abstract: 本发明提供一种基于CPU+FPGA的加解密方法及系统,其中,CPU上电配置FPGA;FPGA根据CPU发送的算法模式、加/解密指令、算法参数和使能信号对待处理数据进行加/解密处理并向CPU返回处理结果;本发明通过CPU+FPGA模式的处理方式将复杂运算放入DSP完成,拓展了算法可重构能力;本发明利用FPGA的可重构特点,将加密算法移植到FPGA上实现,相比CPU大大提高了算法的处理速度,同时避免了使用IP核或者算法专用芯片,实现了算法的可重构性;并且FPGA配置文件先由加密程序加密,加密后的文件由CPU烧写进Flash,上电时采用CPU上电配置FPGA,保证了FPGA程序不能被配置芯片回读,确保了加密的可靠性。

    一种基于区块链的数字资产存证系统

    公开(公告)号:CN111859422A

    公开(公告)日:2020-10-30

    申请号:CN202010661995.1

    申请日:2020-07-10

    Abstract: 本发明提供了一种基于区块链的数字资产存证方法,包括以下步骤:用户验证节点并登陆;对原始文件进行加密;选择IPFS系统中活跃、出问题次数少的节点作为存证节点;向选中的存证节点分发文件分片,IPFS系统返回相应的Hash值;调用智能合约,将文件的元数据和加密后进行Hash函数计算得到的指纹数据存放入区块链中;通过PoA共识算法筛选出用于记账的主节点,由它负责区块的生成和交易数据的打包工作然后广播、同步;需鉴权时,授权鉴定机构访问原始文件和区块链上已存证的历史数据,验证数据是否被修改。该存证方法利用区块链技术将存证文件基于区块链保存,同时避免了区块链的臃肿,保证上传文件的保密性,取证也更容易和直接。

    一种适用于PCI-E密码卡的Bootloader

    公开(公告)号:CN110955442B

    公开(公告)日:2023-03-07

    申请号:CN201911094436.0

    申请日:2019-11-11

    Abstract: 本发明提供一种适用于PCI‑E密码卡的Bootloader,所述Bootloader有两种模式:工作模式和下载模式;工作模式下:运行引导代码初始化外围设备,初始化所述PCI‑E密码卡的RAM、Uart、Flash,从配置区读取固件程序配置到外围芯片,然后从所述PCI‑E密码卡的存储设备中将操作系统加载至所述PCI‑E密码卡的RAM中运行;下载模式下:通过PCI‑E接口将加密后的工作程序下载至所述PCI‑E密码卡的RAM上,由RAM将加密后的工作程序复制到片外存储设备DDR上进行解密,再由片外存储设备DDR将解密后的工作程序写入所述PCI‑E密码卡的Flash中。

    一种基于区块链和高速加密卡的信息加密传输方法及系统

    公开(公告)号:CN112217635B

    公开(公告)日:2022-07-29

    申请号:CN202010974029.5

    申请日:2020-09-16

    Abstract: 本发明提出了一种基于区块链和高速加密卡的信息加密传输方法及系统,其中,系统包括:区块链,包括区块链底层平台、智能合约及区块链上层应用;所述区块链底层平台由传输网络中的计算机组成,所述计算机中设置有加密卡;进行信息加密传输时,执行:在传输网络中部署区块链步骤,信息准备步骤,加密步骤和解密步骤。本发明通过去中心化的区块链处理,不通过第三方CA机构即可达到可信的目的,提高了效率,改善了用户体验;通过区块链与加密卡相结合,避免了密码资源暴漏在网络中,增强了加解密的可靠性;在加密时,通过将计算机的硬件特征信息引入签名验签,增加了点对点通信的安全强度,确保发送消息者不被伪装,增强了可信度。

    一种基于区块链和高速密码卡的信息加密传输方法及系统

    公开(公告)号:CN112217635A

    公开(公告)日:2021-01-12

    申请号:CN202010974029.5

    申请日:2020-09-16

    Abstract: 本发明提出了一种基于区块链和高速密码卡的信息加密传输方法及系统,其中,系统包括:区块链,包括区块链底层平台、智能合约及区块链上层应用;所述区块链底层平台由传输网络中的计算机组成,所述计算机中设置有加密卡;进行信息加密传输时,执行:在传输网络中部署区块链步骤,信息准备步骤,加密步骤和解密步骤。本发明通过去中心化的区块链处理,不通过第三方CA机构即可达到可信的目的,提高了效率,改善了用户体验;通过区块链与加密卡相结合,避免了密码资源暴漏在网络中,增强了加解密的可靠性;在加密时,通过将计算机的硬件特征信息引入签名验签,增加了点对点通信的安全强度,确保发送消息者不被伪装,增强了可信度。

    基于区块链的隐蔽通信消息安全编码方法、系统和介质

    公开(公告)号:CN111818031A

    公开(公告)日:2020-10-23

    申请号:CN202010606990.9

    申请日:2020-06-30

    Abstract: 本发明提供了一种基于区块链的隐蔽通信消息安全编码方法、系统和介质,所述方法包括以下步骤:发送端对待传输的隐蔽数据进行第一隐蔽处理,获得隐蔽消息组;基于发送端将所述隐蔽消息组传输至初始区块链节点的交易事件,在初始区块链节点上生成第一智能合约;接收端依据所述标识码捞取所需的隐蔽消息组;基于接收端从区块链中相应节点上获取所述隐蔽消息组的交易事件生成第二智能合约;监管端获取所述第一智能合约和所述第二智能合约,对第一智能合约及所述第二智能合约进行合法性查验后,向接收端发送所述隐蔽消息组对应的发送端密钥;并将上述交易事件保存至区块链账簿上。本发明可实现高效、可扩展、传输量大、隐蔽性好的安全可靠通信。

    一种适用于PCI-E密码卡的Bootloader

    公开(公告)号:CN110955442A

    公开(公告)日:2020-04-03

    申请号:CN201911094436.0

    申请日:2019-11-11

    Abstract: 本发明提供一种适用于PCI-E密码卡的Bootloader,所述Bootloader有两种模式:工作模式和下载模式;工作模式下:运行引导代码初始化外围设备,初始化所述PCI-E密码卡的RAM、Uart、Flash,从配置区读取固件程序配置到外围芯片,然后从所述PCI-E密码卡的存储设备中将操作系统加载至所述PCI-E密码卡的RAM中运行;下载模式下:通过PCI-E接口将加密后的工作程序下载至所述PCI-E密码卡的RAM上,由RAM将加密后的工作程序复制到片外存储设备DDR上进行解密,再由片外存储设备DDR将解密后的工作程序写入所述PCI-E密码卡的Flash中。

    一种支持国产计算机可信管控的TPM密码板卡

    公开(公告)号:CN213423945U

    公开(公告)日:2021-06-11

    申请号:CN202022628013.7

    申请日:2020-11-13

    Abstract: 本实用新型提供一种支持国产计算机可信管控的TPM密码板卡,包括:基于国产CPU芯片的安全主控模块、基于国产FPGA芯片的算法协处理模块、基于国产数字物理噪声源芯片的噪声模块、基于国产实时时钟芯片的时钟模块、基于国产Flash芯片的Flash模块、基于国产DDR芯片的SDRAM模块、PCIe接口、I2C读卡器接口、复位开关接口、毁开关接口以及电源模块,所述算法协处理模块、所述噪声模块、所述时钟模块、所述Flash模块、所述SDRAM模块、所述PCIe接口、所述I2C读卡器接口、所述复位开关接口以及销毁开关接口分别与所述安全主控模块连接。

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